倒装芯片封装中多层铜互连结构的界面分层_黄慧霞.pdf
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1、=DOI:1013290/jcnkibdtjs202303011March2023Semiconductor Technology Vol48 No3255基金项目:河南省重点研发与推广专项(科技攻关)项目(222102210207);河南省高等学校重点科研项目(20B510006)倒装芯片封装中多层铜互连结构的界面分层黄慧霞1,张立文1,*,杨贺1,杨陈1,曹磊1,李团飞2(1 河南科技大学 信息工程学院,河南 洛阳471023;2 洛阳市科技创新促进和情报研究中心,河南 洛阳471000)摘要:芯片封装过程中,较高的机械热应力易导致多层铜互连结构发生分层甚至断裂失效。运用三级子模型技术建立
2、了倒装芯片 10 层铜互连结构的有限元分析模型,通过计算不同界面裂纹尖端能量释放率对多层铜互连结构的界面分层展开研究。结果表明:第 10 层 Cu/SiN 和金属间电介质(IMD)/SiN 界面,以及第 9 层 Cu/SiN 界面的裂纹尖端能量释放率远大于其他界面,是易发生分层失效的关键界面;总体互连线介电材料的弹性模量和热膨胀系数对关键界面能量释放率都有影响。基于此分析,对总体互连线介电材料的选取进行优化,发现第 10 层选择弹性模量与热膨胀系数乘积最大的非掺杂硅玻璃(USG),第 9 层选择弹性模量与热膨胀系数乘积最小的有机硅酸盐玻璃(OSG)时更有利于提高多层铜互连结构界面可靠性。关键词
3、:铜互连结构;子模型技术;界面分层;能量释放率;介电材料中图分类号:TN405.97文献标识码:A文章编号:1003353X(2023)03025507Interface Delamination of Multilayer Copper InterconnectStructure in Flip-Chip PackagingHuang Huixia1,Zhang Liwen1,*,Yang He1,Yang Chen1,Cao Lei1,Li Tuanfei2(1 College of Information Engineering,Henan University of Science a
4、nd Technology,Luoyang 471023,China;2 Luoyang Science and Technology Innovation Promotion and Information Research Center,Luoyang 471000,China)Abstract:A high thermo-mechanical stress may lead to delamination,even fracture failure in multi-layer Cu interconnect structure during chip packaging Three-l
5、evel sub-modeling technology was used tobuild a finite element analysis model of 10-layer Cu interconnect structure in Flip-Chip packaging Theinterface delamination of multilayer Cu interconnect structure was studied by calculating energy releaserates at different interface crack tips The results sh
6、ow that the energy release rates of crack tips of Cu/SiN interface and inter-media dielectric(IMD)/SiN interfaces in layer 10,and Cu/SiN interface in layer9 are much higher than that of other interfaces,which are critical interfaces and prone to delaminationfailure The energy release rates of critic
7、al interfaces are affected by both elastic modulus and thermalexpansion coefficient of the dielectric material in the global interconnect line Based on the analysis,theselection of the global interconnection dielectric material was optimized It is found that un-doped silicateglass(USG)with the large
8、st product value of elastic modulus and thermal expansion coefficient as thedielectric material of layer 10 and organosilicate glass(OSG)with the smallest product value of elasticmodulus and thermal expansion coefficient as dielectric material of layer 9 are better for improving thereliability of mu
9、ltilayer Cu interconnect structure黄慧霞等:倒装芯片封装中多层铜互连结构的界面分层=256半导体技术第 48 卷第 3 期2023 年 3 月Keywords:Cu interconnect structure;sub-modeling technology;interface delamination;energy re-lease rate;dielectric materialEEACC:2220C0引言随着集成电路的发展,芯片特征尺寸不断减小,互连线的宽度越来越小1,互连层电阻电容(RC)延迟、串扰和功耗等已严重限制了器件的性能。金属铜的电阻率比金属铝
10、的电阻率低约 40%,并且具有高熔点、高抗电子迁移的能力,使铜互连技术得到了广泛应用。由于工艺和导线电阻的限制,目前常采用低介电常数(low-k,LK)介质代替传统绝缘材料 SiO2来降低 RC 延迟24。从90 nm以下集成电路制造工艺开始,层间结构都采用低 k介质和铜金属层,并在介电层和铜之间添加氮化物覆盖层。由于低 k 介质存在硬度小、黏附性差等缺点,芯片封装过程中产生的机械热应力易导致芯片互连结构出现界面分层、裂纹扩展甚至断裂等可靠性问题56。由于铜互连结构与封装结构的尺寸差距极大,直接对其建模仿真会占用巨大的计算资源,目前主要采用建立有限元多级子模型的方法解决这一问题。林琳等人78
11、基于二级子模型技术研究了聚酰亚胺(PI)开口、铜柱直径、焊料高度和镍层厚度对芯片互连结构低 k 介质层应力的影响,发现低k 介质受到的应力较大,易出现失效。Z M Wang等人9 基于子模型技术建立了包含全铜互连结构的封装器件三维有限元模型,研究了硅通孔结构在热循环载荷作用下的热力学性能,结果表明,最大应力位于填充铜与存储器界面边缘,界面变形以剪切变形为主。L C Wu 等人10 采用子模型建模方法对三维封装器件中不同尺寸和形状的纳米硅通孔阵列进行有限元模拟,研究了通孔深宽比、通孔间距和阵列布局等关键参数对器件性能的影响。KH Kuo 等人11 研究了倒装芯片中铜柱凸点阵列设计对先进封装超低介
12、电常数(ultralow-k,ULK)介质可靠性影响,发现密度更高、更均匀的铜柱凸点布局可以显著减小 ULK 热应力。W Wang 等人12 通过构建多尺度有限元模型,对高温下倒装芯片封装后端工艺(BEOL)互连层失效模式展开研究,结果表明,底部填充胶的热膨胀是其主要失效机制,热膨胀系数高的底部填充胶会产生高 ULK 应力,从而导致封装器件中介电材料分层。李智等人13 采用三级子模型技术研究了介电材料参数对多层铜互连结构热应力的影响,并从降低关键位置热应力的角度对总体互连材料的选取进行了优化。Z Baig 等人14 利用有限元分析方法,通过对低 k介质层裂纹进行 J 积分数值计算,研究了用铜柱
13、取代焊点对 BEOL 介质断裂行为的影响。S W Lee等人15 研究了基板和底部填充材料以及金属、通孔密度和刻蚀停止层材料等对 ULK 介质层应力的影响。这些研究表明,芯片铜互连结构低 k 介质层热应力与硅层厚度、基板厚度、铜柱直径、焊料高度等结构尺寸有紧密关系,介质材料参数、弹性失配、焊点布局、焊点数量等参数对铜互连结构热应力及芯片交互作用也有较大影响。虽然铜互连技术及其可靠性的研究与应用已经取得很大的进展,但目前仍存在较多可靠性问题尚待解决,特别是多层铜互连结构中低 k 介质的机械特性都很弱,界面分层失效已成为多层铜互连结构应用中突出的可靠性问题。已有研究采用三维模型多级子模型建模方法评
14、估铜/低 k 介电结构热可靠性,得出了与二维模型研究相同的结论1617。为简化计算,本文利用 ANSYS 有限元软件基于三级子模型技术建立了 10 层铜互连结构的二维分析模型,模拟计算了倒装芯片多层铜互连结构的应力分布及不同界面分层裂纹尖端能量释放率(ERR),并对关键界面分层裂纹扩展的影响因素进行了研究,以此为基础对总体互连介电材料的选取进行优化,为多层铜互连结构在高密度集成电路中的可靠性设计提供指导和依据。1模型建立与参数选择为节约计算资源,本文基于 ANSYS 有限元软件采用三级子模型技术对倒装芯片进行有限元建模。三级子模型技术需要对整体模型进行两次边界插值,为保证计算精度,子模型边界应
15、避开应力集中区域。同时,由于多层铜互连结构相比于整个芯黄慧霞等:倒装芯片封装中多层铜互连结构的界面分层=March2023Semiconductor Technology Vol48 No3257片模型尺寸很薄,这里采用均匀等效层代替多层铜互连结构,即在构建前两级模型时将多层铜互连结构等效为一种各向同性的均匀薄层材料78。由于芯片结构具有对称性,第一级模型仅对芯片的二分之一结构进行建模(图 1),有限元模型选择PLANE182 对称单元,在对称轴底端施加位移约束,防止模型产生刚性位移。在第一级模型中包括PI 层、钝化层、铜互连等效层、铜焊盘、基板、硅层等,模型的几何尺寸如表 11,13 所示。
16、根据温度载荷下第一级子模型的应力求解结果,发现最大拉应力集中在距芯片中心最远的凸点区域,是关键凸点。为分析关键凸点中铜互连结构的界面可靠性,在该区域建立第二级子模型。同样基于第二级模型应力求解结果,根据铜互连结构等效层热应力最大值的位置,建立第三级子模型即详细的 10 层铜互连结构模型,模型中包括硅、金属铜、金属间电介质(IMD)、层间电介质(ILD)、SiN 覆盖层等,M1M10 为第 1 层至第 10 层铜金属层,此处M1M8 层的介质材料使用 ULK 材料。有限元模型采用的材料参数见表 213,1821。第一级模型硅硅钝化层铝焊盘P I 层铜互连等效层铜焊盘铜柱焊料基板第二级模型第三级模
17、型M 1M 2M 3M 5M 7M 4M 6M 8I L DI L DI M DI L DI L DM 9M 1 0铜S i NT E O SYZX图 1有限元分析模型Fig.1Finite element analysis model表 1模型几何尺寸1,13 Tab.1Geometric dimensions of the model1,13 结构尺寸铜柱高 30 m;直径 42 m焊料高 20 m;直径 42 mPI 层厚 5 m钝化层厚 1 m铜互连等效层厚 5.79 m硅层厚 0.15 mm基板厚 0.21 mm表 2模型材料参数13,1821 Tab.2Material param
18、eters of the model13,1821 材料弹性模量/GPa泊松比热膨胀系数/(1061)Cu1220.3517SnAg39.70.420Si162.70.282.6Al720.3624ULK 介质11.540.2110.1SiN1900.22非掺杂硅玻璃(USG)900.3523SiO2700.340.5掺氟的硅酸盐玻璃(FSG)510.253有机硅酸盐玻璃(OSG)170.38正硅酸四乙酯(TEOS)700.160.25芯片封装过程中,最高温度载荷出现在回流焊阶段,引发的机械热应力可以直接耦合到铜互连结构,诱导产生较大的局部应力,芯片封装的交互作用会导致铜互连结构界面分层、甚至
19、断裂。由于降温载荷下界面裂纹更易失稳扩展6,同时考虑到降温时基板的收缩速度比硅快得多,引起芯片边缘下翘,易导致最边缘焊点区域开裂甚至断裂。因此,使用共晶焊料的回流焊温度 220 作为最高温度载荷,并将 220 的回流焊温度设置为无应力温度,以 1 /s 的速度降至室温 25。2实验结果分析与讨论在温度载荷作用下,第一级模型的剪切应力SXY分布如图 2(a)所示,应力最大值位于芯片边缘离中心最远的焊点区域 MX 处(其 Y 轴应力 SY最大值也位于该焊点附近),并且基板边缘变形程度明显高于芯片边缘,这是由于基板的热膨胀系数比硅大的多,且硅和基板在所有材料中占比最大,根据前文分析,降温过程中最边缘
20、焊点区域易发生开裂甚至断裂,因此该位置的铜互连结构最容易出现可靠性问题,是主要关注的区域。图 2(b)是第二级子模型 Y 轴的应力分布,红色代表拉应力,蓝色代表压应力,可以看到最大拉应力和最大压应力位置都在铜互连结构的等效层附近。图 2(c)为第三级子模型,即 10 层铜互连结构 Y 轴应力分布云图,显然,热应力最大值位于 M10 层 Cu 与黄慧霞等:倒装芯片封装中多层铜互连结构的界面分层=258半导体技术第 48 卷第 3 期2023 年 3 月SiN 界面附近,由此引起的界面开裂可能更容易发生在该区域附近界面。!0.1 2 8 1 09!0.8 8 4 1 08!0.4 8 4 1 08
21、!0.8 3 9 1 070.3 1 6 1 080.7 1 6 1 080.1 1 2 1 090.1 5 2 1 090.1 9 2 1 090.2 3 2 1 09SX Y/P a!0.4 3 7 1 09!0.3 0 4 1 09!0.1 7 1 1 09!0.3 7 6 1 080.9 5 5 1 080.2 2 9 1 090.3 6 2 1 090.4 9 5 1 090.6 2 8 1 090.7 6 1 1 09SY/P a(c)第三级模型(b)第二级模型SY/P a(a)第一级模型!0.3 7 4 1 09!0.2 1 5 1 09!0.5 5 8 1 080.1 0 3
22、1 090.2 6 2 1 090.4 2 1 1 090.5 8 1 1 090.7 4 0 1 090.8 9 9 1 090.1 0 6 1 01 0ZXM NM XM XM NM NM X图 2不同温度载荷下各级模型的应力分布云图Fig.2Stress distribution contours for global and localmodels under different temperature loads2.1多层铜互连结构中不同界面的能量释放率在芯片封装交互(CPI)作用下,多层铜互连结构中互连电介质层与覆盖层界面、覆盖层与金属层界面易出现分层、甚至断裂等失效问题。因此,为
23、了研究铜互连结构中不同界面在 CPI 作用下的可靠性,利用虚拟裂纹闭合技术在 M1 M10 层分别预置不同的初始裂纹,计算不同界面裂纹扩展的能量释放率。图 3(a)是 M1 M8 层介电材料均使用 ULK 介质,总体互连线 M9M10 层介电材料为SiO2时,M1M10 层中 Cu/SiN 界面裂纹扩展能量释放率随裂纹长度的变化,可以看出 M1 M7 层Cu/SiN 界面裂纹能量释放率很小且随着裂纹长度增加缓慢增大,总体互连线层及相邻的 M8 层的Cu/SiN 界面裂纹扩展能量释放率明显大于 M1M7层,尤其是 M10 层的 Cu/SiN 界面的能量释放率迅速增大,且随着裂纹长度增加明显增大。
24、图 2(c)也表明热应力极值位于 M10 层的 Cu/SiN 界面附近区域,该区域附近界面的裂纹扩展驱动力可能较大。为了进一步分析,图 3(b)给出了总体互连线层及相邻的 M8 层的 Cu/SiN 界面及 IMD/SiN 界面的能量释放率随裂纹长度的变化。通过对比发现,随着裂纹长度的增加,每层的 Cu/SiN 界面能量释放率始终大于 IMD/SiN 界面的能量释放率,并且 M8 和 M9 层的 IMD/SiN 界面的能量释放率非常小,均在 0.2 J/m2以下,不易开裂;但是,M10层 IMD/SiN 界面的能量释放率却较大,这可能是由于 M10 层下方的 SiN 离焊盘最近,诱导热应力也大,
25、致使该界面的裂纹驱动力较大。由于 M10层的 Cu/SiN 界面、IMD/SiN 界面,以及 M9 层的Cu/SiN 界面的能量释放率较大,裂纹扩展驱动力较大,可以推断,这 3 个界面是铜互连结构易发生分层失效的关键界面。1 51 29630M 1 M 2 M 3 M 4 M 5 M 6 M 7 M 8 M 9 M 1 0能量释放率/(J.m-2)层数2 0 0 n m4 0 0 n m6 0 0 n m8 0 0 n m1 0 0 0 n m1 2 0 0 n m1 4 0 0 n m1 6 0 0 n m1 51 296300 2 5 0 5 0 0 7 5 01 0 0 0能量释放率/(
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