基于交叉耦合单元的三节点翻转自恢复锁存器.pdf
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1、基于交叉耦合单元的三节点翻转自恢复锁存器摘 要:在纳米CMOS技术中,因恶劣辐射环境引起的三节点翻转(TNU)在存储单元例如锁存器中变得越来越敏感。为了缓解软错误对集成电路的影响,提出了一种新型低开销三节点翻转自恢复辐射加固锁存器设计。该锁存器主要由12个交叉耦合单元反馈互锁组成,形成十字结构。利用交叉耦合单元间的数据反馈,内部节点的有序组合,实现了TNU自恢复。HSPICE仿真验证了该锁存器的可靠性,与最新的TNU自恢复的锁存器相比,该锁存器的功耗、延迟、面积和三者乘积分别降低了5%、72.52%、42.81%以及85.1%,且对工艺、电压和温度波动都较稳定。关键词:集成电路;辐射加固;软错
2、误;三节点翻转;自恢复中图分类号:TN47文献标识码:A文章编号:2095-0438(2023)03-0142-05(安徽理工大学计算机科学与工程学院安徽淮南232001)CMOS工艺器件的不断缩放,使得集成电路性能提高,功耗和面积不断缩减;但加剧了器件对软错误的敏感性。当空间中辐射粒子撞击集成电路的敏感区域时,可能会发生错误,使电路状态异常,但不会对电路造成物理损坏,这称为软错误。软错误可能会使数据损坏、任务执行错误,甚至导致系统崩溃1-2。锁存器、触发器和存储单元等时序逻辑元件的软错误主要为单粒子翻转(Single-Event Upset,SEU),包括单节点翻转(Single-Node
3、Upset,SNU)和多节点翻转(Multiple-Node Upset,MNU)。由于电荷共享机制,当高能粒子撞击敏感节点时,产生的电荷很可能被周围的多个敏感节点收集3,导致MNU包括双节点翻转(Double-Node Upset,DNU)和三节点翻转(Triple-Node Upset,TNU)。对于存储单元,锁存器设计通常用于时序逻辑电路的SEU容忍4,通过修改锁存器的电路结构,使其在保持正确功能的同时免疫或容忍高能粒子撞击5。研究表明,在22 nm CMOS技术下,由电荷共享引起的TNU已成为一个日益严重的问题6。但现有的TNU容忍锁存器设计都存在高开销的问题。为了缓解TNU,本文提出
4、了一种新型的低开销三节点翻转自恢复锁存器设计,由12个交叉耦合单元通过内部节点的有序排列实现高可靠性,相邻单元之间不同状态则降低了功耗,快速通路技术的使用更是降低了延迟,仿真结果验证了该锁存器的低面积、低延迟和低功耗。一、抗辐射加固锁存器设计(一)锁存器结构。本文提出了一种新型抗三节点翻转自恢复的锁存器设计(Novel Triple-Node Upset Self-RecoverableLatch,NTSRL),结构如图 1 所示,其中 D 为输入,Q 为输出;TG1TG5为NTSRL的传输门;CLK,CLKB分别为系统时钟和负系统时钟;X1X10为锁存器节点;C1C12为交叉耦合单元,其单元
5、结构为图1虚线框,由6个晶体管反馈互锁组成。单元中添加了接高电平的NMOS和接低电平的PMOS,达到了解决或延迟单粒子瞬态(Single-Event Transient,SET)以及DNU错误脉冲的功能。12个互锁的交叉耦合单元通过不同节点的排列组合,达到数据间的反馈冗余,从而实现TNU自恢复。徐辉朱烁周静 第43卷第3期绥 化 学 院 学 报2023年3月Vol.43No.3Journal of Suihua UniversityMar.2023收稿日期:2022-09-22作者简介:徐辉(1979-),男,安徽淮南人,安徽理工大学计算机科学与工程学院教授,博士,研究方向:嵌入式系统的综合与
6、测试、高可靠性集成电路设计。基金项目:国家自然科学基金面上项目“考虑波动的单粒子双点翻转加固单元设计关键技术研究”(61874156);国家自然科学基金面上项目“针对数字集成电路中软错误与老化的协同防护”(61404001)。142C1C2C3X1X2C5C6C4X5X6C9C12C11X3X8X10X3C8C10C7X7X4X9X6CLKCLKBTG2DCLKCLKBTG3DCLKCLKBTG4DCLKCLKBTG1DCLKCLKBTG5DX2X4X6X8X10(Q)X2X1P1P2P3N1N2N3图1NTSRL锁存器结构(二)工作原理。当CLK=1,CLKB=0时,TG1TG5打开,锁存器
7、进入透明模式,输入信号D进入锁存器内部。当D处于低电平时,X2=0,对于交叉耦合单元C1,P1、P2打开,N3关闭,使X1=1,N1、N2打开,P3关闭,在C1内形成数据反馈。此时C1单元处于打开的状态,在图2中,打开单元用 绿色 标注,而关闭单元用 红色 标注。图2(a),(b)分别是D=0,D=1时交叉耦合单元的工作状态。C1C2C3X1X2C5C6C4X5X6C9C11X3X8X10X3C8C10C7X7X4X9X6D=0时C12CLKCLKBTG2DCLKCLKBTG3DCLKCLKBTG4DCLKCLKBTG1DCLKCLKBTG5DX2X4X6X8X10(Q)(a)X2X1P1P2
8、P3N1N2N3(a)C1C2C3X1X2C5C6C4X5X6C9C11X3X8X10X3C8C10C7X7X4X9X6D=1时C12CLKCLKBTG2DCLKCLKBTG3DCLKCLKBTG4DCLKCLKBTG1DCLKCLKBTG5DX2X4X6X8X10(Q)(b)(b)图2NTSRL锁存器透明模式工作状态当CLK=0,CLKB=1时,此时传输门TG1TG5全部关闭,锁存器进入锁存模式,输入信号D将不再进入锁存器内部。锁存器的正常工作波形图为图3,仿真实验使用PTM722nm模型和HSPICE仿真工具,供电电压为0.8V,温度为27C,时钟频率为500MHz。图3验证了NTSRL锁
9、存器在无故障注入模式下的正常工作。0Voltage/v481216261014Time/nsCLKDX1X2X3X4X5X6X7X8X9X10182000.900.900.900.900.900.900.900.900.900.900.900.9图3NTSRL锁存器无故障注入时的波形图(三)容错分析。接下来分析锁存器的容错原理,以输入信号D=0时为例,若锁存器受到粒子撞击发生软错误,当只有一个粒子发生翻转,发生单节点翻转。以X2为例,其逻辑值从0变为1,交叉耦合单元C1中的P1、P2关闭,N3打开,由于接低电平的PMOS和接高电平的NMOS会导致阈值电压的损失,此时正确逻辑状态的X1会将X2恢
10、复到正确的逻辑值。对于C2单元,N1、N2打开,P3关闭,错误的逻辑值并不会传播到其他节点。从图4中可以得出当对X2进行故障注入,其错误的逻辑值会迅速的恢复到正确的逻辑状态。0Voltage/v481216261014Time/nsCLKDX1X2X3X4X5X6X7X8X9X10182000.900.900.900.900.900.900.900.900.900.900.900.9图4NTSRL锁存器故障注入时的波形图接下来分析双节点翻转,分为3种不同的情况:当发生翻转的2个节点位于一条直线上,例如(X5,X6);此时其错误的逻辑值,会使X1、X7的逻辑状态也会发生短暂的翻转,随后其错误的逻
11、辑翻转会通过打开的C7、C11、C1恢复到正确逻辑状态,最后X5通过C5恢复到正确逻辑状态;当发生翻转的节点位于一条对角线上,例如(X1,X5);当发生翻转的节点位于任意不相关的直线上时,例如(X3,X5)。最后对三节点翻转进行分析,分为4种情况:节点位于两条相连的直线上,例如(X1,X5,X6);此时与143双节点翻转的类似,会使X7发生翻转,但错误的逻辑状态可以迅速恢复到正确值。发生翻转的节点位于不相连的两条直线上,例如(X2,X3,X10);发生翻转的节点对位于一条直线上,例如(X3,X5,X6);发生翻转的节点为随机的3个点,例如(X2,X5,X9)。上述节点分类包含了所有可能的组合,
12、对NTSRL进行故障注入实验结果如图4所示,综合以上分析和实验,得出NTSRL能够SNU、DNU和TNU自恢复。二、性能比较以及PVT波动分析(一)可靠性分析。本文的NTSRL与现有的加固锁存器DNCS8,DONUT9,HRCE10,TNU-latch11,TNURL12,ALCTNURL13和HLC-TNURL14进行了性能以及开销比较。首先,对可靠性进行分析,如表1所示,DNCS,DONUT和HRCE是容忍双节点翻转的锁存器设计。但随着工艺尺寸的缩减,仅仅容忍双节点翻转已经不能满足当下的工艺需求,因此抗三节点翻转的锁存器TNU-latch,TNURL,ALCTNURL HLC-TNULR和
13、本文的NTSRL被提出。但是TNU-latch只容忍三节点翻转,而在可靠性方面,TNURL,ALCTNURL,HLC-TNURL以及本文的NTSRL都能够三节点翻转自恢复,具有更好的加固能力。表1锁存器可靠性比较锁存器DNCS8DONUT9HRCE10TNU-latch11TNURL12ALCTNURL13HLC-TNURL14NTSRLDNU容忍是是是是是是是是DNU自恢复否是是是是是是是TNU容忍否否否是是是是是TNU自恢复否否否否是是是是(二)开销分析。表1证实NTSRL的高加固可靠性,接下来通过表2证实NTSRL的开销可行性。表2分别从功耗、延迟、面积和延迟功耗面积乘积(Delay P
14、ower Area Product,DPAP)四个方面对锁存器的开销可行性进行分析。其中面积用式1进行计算,DPAP用式2进行计算。式1中n1,n2分别为NMOS,PMOS管的数量,而LnMOS,WnMOS为每个NMOS晶体管的有效长度和宽度;LpMOS,WpMOS则为PMOS管的有效长度和宽度14。Area=i=1n1LnMOS(i)WnMOS(i)+i=1n2LpMOS(i)WpMOS(i)(1)式2中的DPAP是延迟,功耗,面积三个参数的乘积。DPAP=Delay Power Area(2)表2锁存器开销比较锁存器DNCS8DONUT9HRCE10TNU-latch11TNURL12AL
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