未来的chiplet技术_封装、互连与电源供给_曹炜.pdf
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1、Chiplet 技术是集成电路在后摩尔时代重要的发展方向,其灵活性高、成本低的优势受到业界的广泛关注。Chiplet 技术尚处于大规模应用的初期阶段,进一步的发展面临两大挑战:不同芯片之间的互连与高效电源供给。本文从封装、互连、电源 3 个关键技术出发,探讨了 2D/2.5D 封装形式的特点与应用,比较了串行与并行两种互连方案的优缺点并提出了协同设计与优化的思路,总结了技术方案,介绍了片上低压差线性稳压器、集成式稳压器等 3 种电源供给方案。本文结合对 chiplet 在业界最新应用如 Zen 架构、UCIe 协议等的分析,指出了未来 chiplet 技术的发展方向与路线。关键词:chiple
2、t;先进封装;互连方案;电源供给中图分类号:TN47 文献标识码:A 国家标准学科分类代码:510Chiplet technique in future:package,interconnection,and power supply TSAO Wei,LUO Duona,YIN Haifeng,FAN Chunlei,CHENG Hang,YANG Lei(HiSilicon Technologies Co.,Ltd.,Shenzhen 518100,China)Abstract:Chiplet technology is an important development direction
3、 of integrated circuits in the post-Moore era,and its advantages of high flexibility and low cost are widely concerned by the industry.Chiplet technology is still in the initial stage of large-scale applica-tion,and its further development faces two major challenges,namely,the interconnection betwee
4、n different chips and the efficient pow-er supply.This paper discusses the characteristics and applications of 2D/2.5D packaging form from three key technologies of packa-ging,interconnection and power supply,compares the advantages and disadvantages of serial and parallel interconnection schemes,pu
5、ts forward the idea of collaborative design and optimization,summarizes the technical scheme,and introduces three power supply schemes,including OCLDO(on-chip low dropout regulator)and IVR(integrated voltage regulator).Based on the analysis of the lat-est applications of chiplet in the industry,such
6、 as the Zen architecture and UCIe protocol,this paper points out the development route of chiplet technology in the future.Keywords:chiplet;advanced packaging;interconnection scheme;power supply0引言自 1958 年杰克基尔比研制出世界上第一块集成电路起,单位面积上可集成的晶体管数量越来越多。戈登摩尔在 1965 年更是提出了著名的摩尔定律:集成电路上可以容纳的晶体管数目大约每经过 1824 个月便会增
7、加 1 倍。时至今日,这条定律在上百亿晶体管的先进系统级芯片(system on chip,SoC)上依然可以得到验证。但随着工艺不断逼近物理极限,摩尔定律的倍增效应正在放缓,更先进的工艺带来的散热与漏电问题也愈发棘手。从28 nm 工艺的 FinFET(fin field-effect transistor)到3 nm 之 后 的 GAAFET(gate all around field-effect transistors),设计成本大幅提升。设计一款 5 nm 芯片的平均成本为 4.16 亿美元,相较于 7 nm 芯片的设计成本 2.17 亿美元提升了 92%,但在相同功耗下速度却只能提
8、升 15%1。SoC 与 chiplet 的比较如表 1 所示。由表 1 可知,chiplet 是设计尺寸与消耗的折中选择。表 1SoC 与 chiplet 技术特性比较Table 1Comparison of technical characteristics between SoC and chiplet比较项SoCChiplet设计成本较高较低设计周期较长较短设计风险较高较低性能较好中等功耗较低中等面积较小较大Chiplet 的发展提供了一种可以延续摩尔定律26 微纳电子与智能制造第 4 卷的方案2。Chiplet 的概念最早可追溯到 19 世纪 80年代提出的多芯片模组,即由多个同质或
9、异质的较小芯片组成大芯片3,2014 年华为与台积电合作的晶 圆 级 封 装 产 品(chip-on-wafer-on-substrate,CoWoS)上首次应用了这一概念4。Marvell 公司5在 ISSCC 2015 上提出了模块化芯片概念。2016 年美国国防部高级研究计划局的公共异构集成和 IP重用 战 略 大 幅 推 进 了 chiplet 的 应 用6。此 后,AMD7、Intel8、NVIDIA9等公司都陆续推出了基于 chiplet 的产品。选择 chiplet 的主要有以下 2 个原因:首先是“存储壁垒”。存储技术的发展速率低于 CPU 或者GPU,导致存储与计算性能之间的
10、差距以每年 50%的速率迅速扩大。第二个原因是日益增长的带宽需求。当下社会处于信息爆炸与数据量急速增长的阶段,这对网络信息的数据传输速度和容量都提出了更大的挑战。在过去的数十年里,串行通信的速率从 1 Gb/s 增长至 100 Gb/s,并行通信的速率更是从1 Tb/s 增长至 100 Tb/s。2.5D/3D 封装互联技术的发展为超高密度的平行接口与多 die 堆叠设计提供了物理基础,极大地促进了“more than more”策略的演进。Chiplet 处于大规模应用的前期,发展尚未成熟,未来的 chiplet 技术将面临来自封装、互连与电源等方面的多种挑战,本文将从这 3 个挑战逐一展开
11、分析。1封装Chiplet 技术要求将多个芯粒封装在同一个外壳之中。不同的“芯粒”可能由不同的工艺甚至不同的材料组成,这对多芯片封装技术的性能与成本提出了较高的要求。经典的 4 种 chiplet 封装形式有:(1)2D 多芯片模块化封装(multi-chip module,MCM);(2)2.5D 扇出晶圆 级封装(fan-out wafer-level packaging,FOWLP);(3)2.5D 基于硅中介层封装(silicon interposer);(4)2.5D 嵌入式互连桥封装(embedded-bridge)。1.1 2D 多芯片模块化封装如图 1 所示,2D 封装指不通过
12、中介层、在同一个平面内直接互联芯片的封装方法,多芯片模块技术可以通过互联基板的金属线将多颗芯片与其他单元实现电信号连接,然后进行塑封等步骤。有机材料的基板工艺已较为成熟,且与硅工艺的基板相比成本更低。封装形式的物理尺寸决定了各种封装的性能与表现。2D 封装的特征物理尺寸如下:最小线宽与线间距均为 13 m,信道长度范围是 330 mm,C4(controlled collapse chip connection)凸块的间距为130 m,布线密度可达 16 根/(毫米层)。图 1多芯片模块化封装Fig.1MCM packaging除了特征尺寸,不同封装形式的信号传输特性也值得关注。在 2D MC
13、M 封装中,信道插入损耗可以得到很好的控制,不同的布线层中的信道长度会发生改变,串扰主要由非屏蔽的通孔与走线决定。MCM 在一定程度上可以类比 PCB(printed circuit board),因此有较多方法来优化信道特征阻抗,从而最小化反射损耗。具体信号特性如图 2 所示。图 2多芯片模块化封装信号特性Fig.2Signal characterists of MCM packaging2D MCM 封装特性会导致相对厚重的物理层,从而需要复杂的物理设计。这种封装形式的代表产品有 AMD Ryzen 700010等。1.2 2.5D 扇出晶圆级封装 2.5D 封装是指在芯片之间插入额外的中
14、介层来进行高密度互连的封装。根据中介层(interposer)的结构,现有的 2.5D 封装可以进一步分为重布线层(redis-tribution layer,RDL)、硅中介层与嵌入式互连桥。第 4 期曹炜 等:未来的 Chiplet 技术:封装、互连与电源供给27 扇出晶圆级封装通过 RDL 实现芯片之间的连接,如图 3 所示。芯片与 RDL 之间通过微型凸块(-bump)连接,RDL 的金属布线层一般采用 2D 封装中所使用的金属互连工艺。RDL 与基板之间则是通过 C4 凸块连接。图 32.5D 扇出晶圆级封装Fig.32.5D fan-out wafer-level packagin
15、g相较于 2D 封装,2.5D 扇出晶圆级封装在物理特征尺寸上具有更小的布线间距与微凸块间距,能够实现更大的布线密度。具体尺寸如下:最小线宽与间距均为 2 m,微凸点间距仅有 40 m,由于工艺限制,信道长度范围仅为 25 mm,布线密度高达110 根/(毫米层)。在信号完整性方面,由于线宽缩小,导致单位长度的信道插入损耗相对较大,不同布线层之间的信道长度几乎匹配,串扰则是主要由非屏蔽的并行布线导致。如图 4 所示,与 2D MCM相比,该封装形式由于整体信道长度较短,高频插入损耗较小,但存在较大的直流损耗。图 42.5D 扇出晶圆级封装信号特性Fig.4Signal characterist
16、ics of 2.5D FOWLP packaging采用 2.5D 封装一方面有利于将不同工艺的芯片高密度组装起来,另一方面也可以简化 I/O 电路的设计 具有合适数据速率与密度的 I/O 接口可以实现带宽与功耗之间的折中。以 RDL 为中介层的 2.5D 封装代表有日月光半导体的 FOCoS(fan-out-chip-on-substrate)工艺11。1.3 2.5D 硅中介层/嵌入式桥封装台积电的 CoWoS 是基于硅中介层的 2.5D 封装的典型代表。如图 5 所示,CoWoS 先通过微凸块(-bump)将多芯片连接到硅中介层(Si-interposer)上,然后通过 chip-on
17、-wafer 的封装工艺连接至晶圆上,最后再把 CoW 芯片与基板相连,整合为 CoWoS。硅中介层含有预先通过等离子刻蚀等技术制作的硅通孔(through silicon vias,TSV),TSV 提供了垂直的互连路径,相较于引线键合与倒装芯片堆叠,具有更高的空间效率与互连密度,进一步提高了集成度。HBM(high bandwidth memory)系统往往需要上千个I/O,基于硅中介层的 2.5D 封装是该问题的解决方案之一,缺点是成本较高。图 5基于硅中介层的 2.5D 封装Fig.52.5D Si-interposer packaging采用硅中介层与有机中介层的混合集成技术可以在保
18、证互连密度与性能的同时降低成本。Intel公司的嵌入式 多硅片 互 连 桥(embedded multi-die interconnect bridge,EMIB)工艺便是其代表12。如图 6 所示,EMIB 技术不使用整片的硅中介层,而是在基板或有机中介层嵌入一块硅桥,不同的芯片之间可以通过该区域的硅介质实现高带宽和短距离的数据通信。图 62.5D 嵌入式桥封装Fig.62.5D EMIB packaging28 微纳电子与智能制造第 4 卷由于嵌入式桥实际上是一小片硅材料,因此本文将基于硅中介层与 EMIB 的 2.5D 封装的性能考察一起研究,其信号特性如图 7 所示。在特征物理尺寸方面
19、,硅中介层与嵌入式桥的布线密度相较于RDL 中 介 层 有 进 一 步 提 升:最 小 线 宽 与 间 距 为0.4 m,微凸块间距同为 40 m,信道长度范围为12 mm,布线密度可达 170 根/(毫米层)。在信号完整度方面,由于尺寸进一步缩小,寄生电阻与电容的影响逐渐显著,并造成高频时的插入损耗,需要和线宽进行折中。由于 EMIB 信道较短匹配较好,因此不必考虑反射损耗衰减较多的问题。在串扰方面,相较于前述的封装形式,基于硅中介层与 EMIB 的 2.5D 封装表现最好。但未屏蔽的并行布线同样是这种封装形式产生串扰的主要原因,嵌入式桥中从 I/O pad 到 bridge die 的堆叠
20、通孔也可能导致显著的串扰。此外,利用窄线可以实现高布线密度,从而提升总吞吐量。Intel 的Stratix 1013是本节封装形式的代表。4 种封装技术的总结如表 2 所示。在某些集成情况下可能需要融合几种方法,因此必须综合考量各种方法的优缺点。图 72.5D 硅中介层/嵌入式桥信号特性Fig.7Signal characteristics of 2.5D Si-interposer/EMIB packaging表 24 种封装工艺的比较Table 2Comparison of four packaging processes工艺最小线宽/间距/m凸块间距/m信道长度/mm插入损耗/dB总串扰
21、布线密度/(wire/(mmlayer)成本2D MCM13/1313033015高16低2.5D FOWLP2/240252中110中2.5D Si-interposer0.4/0.440123低170高2.5D embedded bridge0.4/0.440123低170中2互连2.1并行总线互连方案根据前文分析,chiplet 技术支持不同工艺的芯片实现共封装。然而不同芯片之间的互连成为未来chiplet 技术进一步发展所要面临的巨大挑战。传统2D IC 的收发机设计致力于实现如下目标:长距离数字信号处理、超低误码率的前向纠错编码、高性能均衡器与串扰抑制、高速高性能 AD/DA/PLL
22、/CDR、高速低功耗驱动电路和电磁兼容设计等。经典的收发机架构如图 8 所示。图 8经典收发机架构Fig.8Typical transceiver architecture第 4 期曹炜 等:未来的 Chiplet 技术:封装、互连与电源供给29 未来,电路设计需要考虑新的因素并伴随着新的挑战:并行接口噪声与时序控制技术、完整电源设计技术、离线/实时自检测与自恢复技术、超低功耗电路设计技术、低延时设计技术和高可靠性技术等14。对 chiplet 来说,边缘密度可以由式(1)描述:d rNXY(1)式中:N 为单片的凸块数目,X 是凸块间横向距离,Y是凸块间纵向距离,d 为边缘密度,r 为数据速
23、率。根据 UCIe 的定义15,能量效率随着速度增大而恶化,其关系如图 9 所示。图 9能效与速率、电压的关系Fig.9Relationship between energy efficiency and speed and voltage功耗与效率可以由式(2)描述:p fcv2e cv2(2)式中:p 为功耗,e 为功耗效率,f 为工作效率,c 为寄生电容,v 为工作电压。从式(2)中可以得出,适当降低工作速率 是实现较 好能量效 率 的 一 种 可 行办法。Intel 公 司16提 出 的 AIB(advanced interface bus)2.0 是以超高互连密度换取较低的数据速率的
24、代表,需要更先进的封装工艺来实现更小的凸块间距,但在 2.5D 封装条件下,难以实现如此高的互连密度。Nishi 等17采用了另一种方案,即设计高数据速率的收发机来补偿互连密度的下降,从而实现高边缘密度,但代价是需要面临低功耗等设计挑战。此外,高数据速率意味着需要设计更复杂的电路来提高驱动能力,这将带来更大的寄生电容,导致功耗与功耗 效 率 恶 化。上 述 两 种 方 案 的 对 比 如 表 3所示。表 3两种互连方案的比较Table 3Comparison of two interconnection schemes互连方案边缘密度/(Tbps/mm)数据速率/Gbps互连密度/(wires
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