一种集成电路物理设计时序一致性的优化方法分析.pdf
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1、44 集成电路应用 第 40 卷 第 6 期(总第 357 期)2023 年 6 月 Research and Design 研究与设计摘要:阐述一种基于统计分析的时序一致性优化方法,实验结果表明Setup WNS时序偏差从150ps以上缩小至17ps以下,此方法可有效减少时序收敛时间。关键词:芯片物理设计,时序一致性优化,统计分析。中图分类号:TN402 文章编号:1674-2583(2023)06-0044-02DOI:10.19339/j.issn.1674-2583.2023.06.017文献引用格式:向一鸣 胡兵 周海斌 李世平.一种集成电路物理设计时序一致性的优化方法分析J.集成电
2、路应用,2023,40(06):44-45.线、静态时序分析等步骤,时序分析贯穿整个物理设计流程。物理信息随着流程次序越来越丰富和具体,时序计算也越来越精确。在缺乏足够物理信息的时候,通常利用简化模型来估计物理信息,并利用过约束等手段在物理设计中间过程中去逼近最终的精确时序。比较中间过程之间的时序,或者中间过程时序与最终精确时序,则引入了时序一致性问题。优化物理设计流程中的时序一致性,对于高主频设计有重要意义。较好的时序一致性,可以让设计人员在物理设计流程的早期准确地判断时序收敛的可行性,并能够设计恰当的约束来达到性能和功耗的平衡。影响时序一致性的因素通常分为三大类。(1)第一类是由于流程间物
3、理信息的差异,例如综合相比布局阶段位置信息的缺失导致负载估算方式不同;时钟树综合相比布线阶段,没有真实金属连线,无法计算线间耦合串扰信息等等。(2)第二类为EDA工具的差异,物理设计流程不同环节往往采用不同的EDA工具,例如DC、INNOVUS、Primetime的工具组合;寄生参数提取工具有QRC或者StarRC等多种选择。不同工具尤其不同厂家的工具通常会产生计0 引言随着集成电路工艺制程进入28nm及以下节点,数字电路物理设计过程中的时序一致性问题越来越复杂。1 研究背景片上偏差的建模方式和计算复杂度增加,使得signoff方式的选择更加多样;信号串扰和噪声对电路时序的影响更加明显,成为布
4、线前后时序差异不可忽视的影响因素;线延时占比越来越高,长距离和高扇出的线延时难以在布局阶段准确估算;不同金属层的金属线宽度和厚度变化明显,增加了布线前连线负载估算的误差。高主频设计的物理实现对时序一致性要求更高,传统的约束方式往往依据经验性的判断,迭代速度慢,过严的约束容易增加工具优化时间和功耗,过松的约束往往难以达到主频目标。因此研究时序一致性优化方法对设计恰当的高主频物理设计约束具有重要意义。2 物理设计时序一致性芯片物理设计是将RTL设计实现为GDS版图的过程,主要流程有综合、布局、时钟树综合、布一种集成电路物理设计时序一致性的优化方法分析向一鸣1,胡兵1,周海斌2,李世平1(1.江苏华
5、创微系统有限公司,江苏 210018;2.南京电子技术研究所,江苏 210008)Abstract This paper describes a timing consistency optimization method based on statistical analysis,and the experimental results show that it has a significant optimization effect.The timing mismatch gap of Setup WNS is reduced from more than 150ps to less t
6、han 17ps.This method can effectively reduce the timing closure time.Index Terms IC physical design,timingconsistency optimization,statistical analysis.Analysis of a Timing Consistency Optimization Method for IC Physical DesignXIANG Yiming1,HU Bing1,ZHOU Haibin2,LI Shiping1(1.Jiangsu Huachuang Micros
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