先进芯片设计中RTL的CDC问题分析及处理方法_孙远航.pdf
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1、|117实验研究0 引言随着芯片的集成度的提高,其接口种类越来越多功能也变得越来越强大。不同功能模块可以工作在不同的时钟域下,这就对传统的同步设计以及验证方法提出了挑战。特别是现在工艺制程越来越先进、手机等 SoC 芯片时钟越来越快越来越复杂,这类问题愈显突出。如果这些跨时钟的地方处理得不当,那么对于整个芯片来说可能是灾难性的。而随着近年来芯片研发的成本越来越大,其所造成的经济损失也是可观的。所以这就使得在芯片设计时必须很谨慎地去分析与对待异步信号跨时钟域的问题,在设计时就将问题考虑充分,避免这类问题影响芯片整体的功能及可靠性。1 亚稳态与同步器亚稳态指的是触发器无法在一个规定的时间达到一个确
2、定的状态,当触发器进入亚稳态,我们既无法预测其输出的电平,也无法预测其何时才能稳定地输出正确的电平1。在亚稳态期间,触发器输出一些中间级电平,并且这种电平可以延通路传播,如图 1(a)所示,其产生的原因是由于信号在时钟触发沿的判决窗口没有保持稳定,导致触发器中锁存信号的电容充电不足,从而使得触发器需要花很长的时间才能使输出信号达到标准电平,使电路“反应”变迟钝。亚稳态对我们的逻辑电路产生的危害包括:使输入的数据采样错误导致功能错误;扩散可能会导致后续的逻辑功能出错;扩散的亚稳态会导致所有扇出的器件进入振荡状态从而导致器件功耗增加,严重的可能会损坏器件等。一个异步信号跨时钟域时,亚稳态是不可能从
3、根本上消除的。我们在设计时所要做的是最大限度地减少亚稳态对电路的影响。通常我们用故障间隔平均时间(MTBF,mean time between failures)来衡量亚稳态对数字系统的影响,MTBF 越大则说明系统越安全2,3。其公式如下所示:21METclk datatceMTBFc f f=上式中 c1 和 c2 是常数,由器件的工艺与实际应用环境决定;fclk对异步信号进行采样的时钟频率;fdata是输入异步信号的反转频率;tMET是保证亚稳态不传输到下一级寄存器所允许的亚稳态持续最大时间。通过分析这些变量可以得出提高 MTBF 可以从以下方面入手:a.减小 fdata即减小输入数据的
4、翻转率;b.减小 fclk即减小采样时钟的频率;c.增大tMET即增大从亚稳态到确定电平之间的判决时间;d.改良工艺参数 c1 和 c2 对 MTBF 的不良影响。输入信号时钟DQ时钟判决窗口输入信号输出信号亚稳态输出信号(a)输入信号时钟ADQDQDQ时钟B同步器(b)图 1 亚稳态及同步器示意图以上 4 项改善 MTBF 的手段中,前 3 项是我们作为数字设计工程师可以通过合理的设计来实现的。其中 fdata及fclk主要由设计需求决定,工程师干预程度偏低,我们可以重点从增大 tMET入手。从下面的公式和图 2 可以看出,tMET主要与 5 个因素有关,分别是时钟周期 T、时钟到输出延时
5、tco(clock to output)、两寄存器之间组合逻辑延时与走线先进芯片设计中 RTL 的 CDC 问题分析及处理方法孙远航,李彧,倪晓波,孙增振(网络通信与安全紫金山实验室,江苏南京,211100)摘要:CDC(Clock Domain Crossing)问题是芯片设计中需要谨慎对待的一类问题。特别是现在工艺制程越来越先进、手机等SoC芯片时钟越来越快越来越复杂,这类问题愈显突出,它涉及RTL开发、验证测试以及后端约束。本文主要从RTL开发的角度分析异步信号在跨时钟域时可能遇到的问题以及一些具体的处理方法。关键词:CDC;亚稳态;MTBF;同步器DOI:10.16589/11-357
6、1/tn.2023.11.024118|电子制作 2023 年 6月实验研究延时之和 tdata,寄存器建立时间 tsu以及两触发器之间的时滞tskew(tskew=tclk2-tclk1)。这 5 个参数中 T 由系统性能设计指标决定,tco和 tsu由器件自身决定,tskew可以忽略不计,所以只有 tdata是我们在设计是可以影响的。同步器是处理 CDC 问题时所采用的主要器件,其通常由两个级联的触发器组成,如图 1(b)所示。当我们使用同步器对异步信号进行采样时,由于同步器两级寄存器靠得很近,tdata就变得非常小从而提高了 tMET参数。METcodatasuskewtTtttt=+下
7、面介绍同步器具体改善 MTBF 的例子。以一个 0.25m 工艺的 ASIC 库中的触发器为例,tMET=2.3ns,c2=0.31ns,c1=9.6as(las=10-18s),fclk=100MHz,fdata=1MHz,则根据之前的 MTBF 公式可以算出其故障间隔平均时间大约为 20 天。如果将两个这种触发器串联作为同步器使用,则这个同步器的 MTBF 可以由以下的公式算出,大约是 9.571010 年,而宇宙年龄大约是 1010 年。2211METMETclk dataclkttccsynceeMTBFc f fc f=从上面介绍可以看出,采用多级寄存器级联结构的同步器对提高系统的
8、MTBF 有很大的帮助,所以在项目中,凡是需要跨时钟的地方一定要使用后端厂商提供的同步器来处理,如果后端厂商没提供专门的同步器单元,那么需要前端设计师在代码中对需要同步的信号做打拍处理(至少两拍)并且要求后端工程师在后端设计中保证几级同步器寄存器靠得足够近。2 常用的CDC处理方法本节主要介绍 4 种常用的CDC 处理方法,分别是信号同步器、多周期路径 MCP(Multi-Cycle Path)同步法、握手协议以及异步 FIFO。2.1 信号同步器信号同步器的结构是四种方法中最简单的,它是由同步器直接演化而来,根据功能的不同又可以分为电平信号同步器、边缘检测信号同步器以及脉冲信号同步器。电平信
9、号同步器如图 1(b)所示,它仅由一个同步器构成。其输入信号的电平宽度至少应该是同步时钟周期的两倍,否则可能由于亚稳态导致电平信号在跨时钟域时丢失如图 3 所示4。DQDQ时钟Adataadatabdata时钟B时钟A时钟Badatabdata亚稳态 图 3 电平信号跨时钟亚稳态情况边缘检测同步器结构如图 4 所示,它在电平信号同步器之后又加了一级寄存器和一个与门。这一电路会检测同步器输入的上升沿,产生一个与时钟周期等宽、高电平有效的脉冲。如果将与门的两个输入端交换使用,就可以构成一个检测输入信号下降沿的同步器。将与门改为与非门可以构建一个产生低电平有效脉冲的电路。当输入脉冲信号的宽度大于同步
10、时钟周期与第一个同步触发器所需保持时间之和时,我们仍然可以使用边缘检测信号同步器来同步脉冲信号,但是当快时钟域单时钟脉冲进入慢时钟时,边缘检测信号同步器就无法在正常工作了,需要采用脉冲信号同步器来实现相应的功能,如图 5 所示,tsuthtsuthtcotMETtdata时钟输入信号输出信号图 2 各时钟参数示意图输入信号时钟ADQDQDQ时钟B同步器DQ输出信号图 4 边缘检测信号同步器|119实验研究每当翻转电路接收到一个脉冲时,它就会在高、低电平间进行转换,然后通过电平同步器到达异或门的一个输入端,而另一个信号经一个时钟周期的延迟进入异或门的另一端,翻转电路每转换一次状态,这个同步器的输
11、出端就产生一个单时钟宽度的脉冲。2.2 多周期路径同步法上面介绍的 3 种信号同步器是同步单 bit 信号时所常采用的方法,当需要同步的信号是 bus 型的数据时再采用上面的方法就不适合了,因为 bus 型的数据每一 bit 经过同步器之后可能由于亚稳态的情况而出现 bit 之间传输延时不一致的情况。多周期路径同步法提供了一种简洁的处理多 bit 信号跨越时钟域的解决方法,其电路如图 6 所示。从图中可以看出多周期路径同步法其实是由脉冲信号同步器演化而来,其中控制通路就是一个脉冲同步器,当输入拥有数据常要跨时钟时,数据通路先将数据进行锁存,控制路径将数据有效使能脉冲同步到接收侧,并用还原出的脉
12、冲信号做选择器的使能对数据总线上的数据进行采样。这种同步多 bit 数据的方法结构简单而且比较安全,由于控制通路使用脉冲同步器,在发送侧就不需要根据不同时钟频率来推算数据有效使能需要保持多少时钟周期,并且由于只对有效使能单 bit 进行跨时钟处理,而数据路径在采样时至少已经在数据路径上保持了 3 个时钟周期,这就保证了(在后端时序约束时还是需要对数据路径的到达时间进行约束)数据不会在接收时钟采样沿处发生跳变,从而避免了数据路径亚稳态的发生。但由于这种同步机制是一种开环的同步机制,在收发两侧没有交互机制,所以发送侧何时可以安全的更新数据无法得到保障,这些问题由接下来的新机制加以解决。2.3 握手
13、协议上面提到的多周期路径同步法是一种有效的数据 CDC 方法,但是也提到由于是开环路径无法做到收发两侧信息交互,握手协议可以很好的解决这一问题。握手协议是一种闭环的数据同步方法,其主要结构如图 7 所示。它主要分为两大路径,分别是握手信号路径和数据路径。握手信号指示接收时钟域的何时可以对总线数据进行采样,以及源电路何时可以更新当前数据锁存器中保存的内容。数据路径主要由发送时钟域的数据锁存模块以及接收时钟域的数据采样模块组成。当有数据需要传输时发出请求信号,并将数据锁存在数据锁存器中。当请求信号在接收时钟域被同步后,以此为依据将总线上的数据进行采样,并向发送时钟域发送响应信号5,6。图 8 是一
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