双端口SRAM抗写干扰结构的优化设计_李学瑞.pdf
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1、=DOI:1013290/jcnkibdtjs202307011July2023Semiconductor Technology Vol48 No7617双端口 SAM 抗写干扰结构的优化设计李学瑞1,秋小强2,刘兴辉1,*(1 辽宁大学 物理学院,沈阳110036;2 山东芯慧微电子科技有限公司,济南250100)基金项目:辽宁省自然科学基金资助项目(2021MS148)摘要:针对双端口静态随机存储器(SAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于 SMIC 28 nmCMOS 工艺对位线电平复制结构进行设计,通过优化控制逻辑的
2、组合电路,缩短位线电平复制操作的开启时间,提高了数据写入 SAM 的速度,使设计的 SAM 可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在 0.9 V 工作电压下,相对于经典位线电平复制结构,采用新结构设计的 SAM 的写入时间缩短了约 27.4%,动态功耗降低了约 48.1%,抗干扰能力得到显著提升。关键词:双端口静态随机存储器(SAM);位线电平复制;写干扰;控制逻辑;数据写入时间中图分类号:TN791;TN432文献标识码:A文章编号:1003353X(2023)07061707Optimization Design of Dual-Port SAM Anti-Write
3、Interference StructureLi Xuerui1,Qiu Xiaoqiang2,Liu Xinghui1,*(1 School of Physics,Liaoning University,Shenyang 110036,China;2 Shandong CWISE Microelectronics Technology Co,Ltd,Jinan 250100,China)Abstract:Aiming at the problem that dual-port static random access memory(SAM)usually hasdifficulty in d
4、ata writing due to write interference,a new bit line level replication structure was proposedbased on the classical bit line level replication technology Based on SMIC 28 nm CMOS process,the bitline level replication structure was designed By optimizing the combination circuit of control logic,thetu
5、rn-on time of bit level replication operation was shortened,the speed of data writing to SAM wasimproved,so that the designed SAM can operate normally at a higher frequency,while reducingdynamic power consumption The simulation results show that at a working voltage of 0.9 V,comparedwith the classic
6、al bit line level replication structure,the write time of the SAM designed with the newstructure is shortened by about 27.4%,the dynamic power consumption is reduced by about 48.1%,and the anti-interference ability is significantly improvedKeywords:dual-port static random access memory(SAM);bit line
7、 level replication;writeinterference;control logic;data write timeEEACC:1265B;2570D0引言现场可编程门阵列(FPGA)作为专用集成电路芯片的一种半定制化形式,通过动态重构逻辑块和布线资源的方式,用户可自主定义硬件结构,这种形式可有效地节约开发成本,缩短其研发周李学瑞等:双端口 SAM 抗写干扰结构的优化设计=618半导体技术第 48 卷第 7 期2023 年 7 月期1。双端口静态 随 机 存 储 器(SAM)作 为FPGA 内部集成的存储资源,两个端口可独立进行读或写,操作灵活、处理数据信号时速度更快,适合应用
8、于 FPGA 高速通信和图像处理23。随着存储容量的提升和制程工艺的提高,对SAM 的速度提出更高要求的同时,存储器进行存取操作时产生读写干扰的问题,尤其是写干扰问题随之凸显出来。近年来,针对写干扰问题很多人提出了解决方法,如 H Fujiwara 等人4 提出了虚拟数据恢复的方法减少写干扰的影响,但存储节点放电时间过长;Y Yokoyama 等人56 分别在 2017 年和 2022 年提出了两种字线脉冲控制结构解决写干扰问题,但文献 5 提出的结构中外加时钟对电路的影响会使时钟周期增大,而文献 6 中提出的结构只适用于同步电路;Y Ishii 等人7 提出了一种位线电平复制结构解决写干扰问
9、题,并且作为一种经典的方法被广泛使用,但在高频工作环境下容易失效。本文对经典的位线电平复制结构进行了优化,通过简化控制逻辑的组合电路,大幅度提高了位线电平复制结构的开启速度,使 SAM 在更高频率下能正常工作,并降低了写干扰的影响和动态功耗。1避免 SAM 写干扰产生的经典方法1.1写干扰产生的原因对于双端口 SAM,当两个端口选择了同一列而不同行的存储单元进行写入,也就是选中了同一列的字线时将会产生写干扰8。其具体原因如图 1 所示,图中:Vs为电源电压,N1 N6 均为NMOSFET,P1 和 P2 均为 PMOSFET,两端口的字线 WLA 和 WLB 均被选中,位线 BLA、BLAN、
10、BLB 和 BLBN 在存储单元被选中前被预充到高电平,假设此时 B 端口操作为有效操作,A 端口为干扰操作,存储节点 Q 存储高电平。若端口 B 向存储单元写入数据低电平,则 BLB 不仅要对存储节点 Q 放电,同时 WLA 有效,N1 导通,BLB 也要对 BLA 放电,导致存储节点 Q 的放电速度变慢,数据翻转速度变缓。若写干扰强烈,在 WLB有效期间,并没有使存储节点内部数据翻转,则会导致写入数据错误,降低 SAM 阵列的数据可靠性。WL AVsP 1P 2B L A=HB L B=LN 1N 2B L A N=HB L B N=HN 3N 4N 5N 6WL BQ=HQ N=L图 1
11、双端口 SAM 写干扰产生原理图Fig.1Dual-port SAM write interference generation principle不同情况下的 Q 点放电过程如图 2 所示,在没有写干扰情况下 Q 点放电速度很快,而存在写干扰的情况下 Q 点放电速度很慢9。WLQQ NQQ NWL A=1 WL B=1存在写干扰WL A=1 WL B=0不存在写干扰图 2数据翻转示意图Fig.2Schematic diagram of data flipping写干扰的大小可用充放电时间进行量化。在没有写干扰的情况下,设 BLB 点电容为 CL,电源电压为 Vs,N2 和 N5 的电流大小分
12、别为 I2和 I5,则 Q点放电所需时间(t0)为t0=VsCL(I2+I5)(1)存在写干扰的情况下,需要放电的电荷从 Q点电荷数变成了 Q 点与 BLA 点电荷数之和,且在放电初始阶段 BLA 与 Q 点电位都是高电平,因此先对 Q 点放电,当 Q 点电压降低至 VsVthn(Vthn为NMOS 管的阈值电压)时,N1 开启,才开始对BLA 端进行放电。因此可分为两阶段分析,第一阶段是将 Q 点电压下降至 Vs Vthn所需的时间(t1),可表示为t1=Vs VthnCL(I2+I5)(2)李学瑞等:双端口 SAM 抗写干扰结构的优化设计=July2023Semiconductor Tec
13、hnology Vol48 No7619第二阶段是 N1 开启,BLA 端开始放电且 Q 点继续放电,所需的时间(t2)可近似表示为t2=VsCL(I2+I5)(3)由于写干扰使得数据翻转速度变慢,与没有写干扰的情况相比,存储节点的总放电时间(t)为t=Vs VthnCL(I2+I5)+VsCL(I2+I5)(4)由此可知,写干扰的大小与电源电压、NMOS管的阈值电压、端口电容以及 N2 和 N5 的尺寸有关,但由于阈值电压与电源电压均由工艺决定10,而 NMOS 管电流大小在写干扰与功耗之间存在矛盾,因此仅通过优化 SAM 结构与尺寸很难使写干扰问题得到较大改善,通常采用 Y Ishii 等
14、人7 提出的经典位线电平复制技术来解决。1.2经典位线电平复制技术经典位线电平复制结构主要由列地址判决电路、控制逻辑电路和存储单元电路三部分组成,且存储阵列的 A、B 端口都各自需要这样一套控制逻辑进行电平复制操作。图 3 为 A 端口的经典位线电平复制结构,图中:CLKA 和 CLKB 为双端口时钟信号;WEA 和 WEB 为双端 口 写 使 能 信 号;ADDA 和 ADDB 为列地址信号;WDEA 为位线电平复制使能信号;DIA 和 DIAN 为 A 端口的数据信号;YA 为列选通信号。列地址判决电路在工作时利用异或门判决列地址信号是否一致,若列地址一致则开启位线电平复制操作,拉高 WD
15、EA,再通过判决 DIA 和 DIAN 电平的高低控制连接存储单元两个端口位线的 NMOS 管和 PMOS 管,从而使 BLA和 BLB 电平一致,BLAN 和 BLBN 电平一致。A D D A n A D D B n A D D A 1 A D D B 1 A D D A 0 A D D B 0 WE BWE AC L K AC L K BWD E AWE AY AD I A NB L AY AD I AVsVsVsVsB L BB L B NB L A NWL AN 1N 2P 1 P 2N 6N 5WL BN 3N 4WE A列地址判决电路控制逻辑电路存储单元电路图 3经典位线电平复制
16、结构示意图Fig.3Schematic diagram of the classical bit line level replication structureA、B 端口电平被复制后的结果如图 4 所示。N1 的电流大小为 I1,存储节点 Q 的放电时间(t3)为t3=VsCL(I2+I5+I1)(5)由式(5)可见,与存在写干扰时相比,采用经典位线电平复制结构的存储单元的 t大幅缩短,提升了写入速度,降低了写干扰的影响。WL AVsP 1P 2B L A=LB L B=LN 1N 2B L A N=HB L B N=HN 3N 4N 5 N 6WL BQ=HQ N=L图 4位线电平复制原
17、理图Fig.4Principle of bit line level replication李学瑞等:双端口 SAM 抗写干扰结构的优化设计=620半导体技术第 48 卷第 7 期2023 年 7 月2改进的位线电平复制电路设计当存储器工作在高速时钟下,受其外围电路控制,WL 开启时间会提前,维持高电平的时间会缩短。若采用经典位线电平复制方法中的组合逻辑结构,其延时较长,可能会超过 WL 的开启时间,此时位线电平复制操作会在 WL 拉高后才生效,存储单元在刚开始写入时两端口的电平是不一致的,所以存储单元在进行写入时依旧会受到写干扰的影响,且组合逻辑过于复杂会带来动态功耗的上升,导致温度升高,降
18、低了整个系统的稳定性。在上述 SAM 结构和晶体管尺寸不改变的情况下,本研究采用简化列地址判决电路与位线上的控制逻辑电路的思路对双端口 SAM 抗干扰结构进行优化设计。经典的控制逻辑电路中将两个端口的功能信号分开进行判决,假设图 3 中的 A 端口使能有效,先通过判决 A 端口数据大小决定 BLA和 BLAN 的电平高低,再通过 B 端口控制电路复制A 端口的位线电平以达到两端口电平复制的效果。改进后的控制逻辑电路将两个端口的功能信号进行集中判决,对两个端口的位线电平高低同时进行判决,节省了层次化判决的时间。改进的位线电平结构通过对控制逻辑电路的优化,降低了信号关键路径上的延时,同时由于减少了
19、电路元器件的数量,使得动态功耗降低。设计的新型位线电平复制结构如图 5 所示。A D D A n A D D B n A D D A 0 A D D B 0 D I AWE AD I BWE BWDVsWL AB L AB L BB L A NB L B NWD NN 1N 2N 5N 6WL BN 3N 4N 9N 1 0N 7N 8P 1P 2列地址判决电路控制逻辑电路存储单元电路图 5改进的位线电平复制结构示意图Fig.5Schematic diagram of the improved bit line level replication structure改进的位线电平复制结构同样利
20、用列地址判决电路判决地址信号是否一致。若不一致,则位线电平复制使能信号 WD 和 WDN 同时为低,电平复制操作失效;若一致,再通过判决 A 和 B 两端口的使能 WEA、WEB 和数据 DIA、DIB 来确定 WD 信号和 WDN 信号的电平高低。在每一个位线上接入一个 NMOS 管,WD 和 WDN 分别控制一侧 NMOS管的下拉,若 WD 有效拉高,则 BLA 和 BLB 置为低电平,BLAN 和 BLBN 维持预充的高电平;若WDN 有效拉高,则 BLAN 和 BLBN 置为低电平,BLA 和 BLB 维持预充的高电平,达到位线电平复制的作用。由 n 个逻辑门构成的 CMOS 组合逻辑
21、电路的动态功耗(P)可表示为P=12Vs2Fclkni=1CiLEi(6)式中:Fclk为工作时钟的频率;CiL为第 i 个逻辑门的负载电容;Ei为第 i 个逻辑门在每个时钟周期的跳变次数。在逻辑门电路工作过程中,往往只有 Ei可控,而经典位线电平复制结构和改进位线电平复制结构中的控制逻辑电路均是产生动态功耗的主要部分,且在进行一次有效的电平复制过程中,所有参与信号翻转的逻辑门的输出都只跳变一李学瑞等:双端口 SAM 抗写干扰结构的优化设计=July2023Semiconductor Technology Vol48 No7621次,所以参与信号翻转的逻辑门的数量很大程度上决定了控制逻辑电路的
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