基于UVM的应答器传输模块验证方法研究.pdf
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1、7技术创新TECHNOLOGICAL INNOVATION基于UVM的应答器传输模块验证方法研究刘光宇1,2,马 盼1,2,刘肖婷1,2,孟博洋1,2,林子明1,2(1北京全路通信信号研究设计院集团有限公司,北京 100070;2北京市高速铁路运行控制系统工程技术研究中心,北京 100070)摘要:FPGA 设计逻辑的不断提升,对其测试的难度也在不断加大,传统的基于开发工具验证的模式已经不能实现其测试需求。针对应答器传输模块(BTM)解码板的 FPGA,设计一种基于 UVM的验证平台,实现对代码的自动化仿真测试。该平台使用随机驱动加定向测试的方法生成测试激励序列,可通过较少的测试用例实现对 F
2、PGA 代码的测试覆盖率要求。同时,该平台可在服务器资源允许的情况下,实现对任意数量案例的并行仿真,进一步缩减测试的时间成本。关键词:测试平台;随机测试;定向用例中图分类号:U284.48 文献标志码:A 文章编号:1673-4440(2023)09-0007-04Research on Verifi cation Method ofBalise Transmission Module Based on UVMLiu Guangyu1,2,Ma Pan1,2,Liu Xiaoting1,2,Meng Boyang1,2,Lin Ziming1,2(1.CRSC Research&Design
3、Institute Group Co.,Ltd.,Beijing 100070,China)(2.Beijing Engineering Technology Research Center of Operation Control Systems for High Speed Railways,Beijing 100070,China)Abstract:With the continuous improvement of FPGA design logic,the diffi culty of testing is also increasing,and the traditional ve
4、rifi cation model based on development tool can no longer meet its testing requirements.Aiming at the FPGA of the balise transmission module(BTM)decoding board,this paper designs a verifi cation platform based on UVM,and realizes the automatic simulation test of the code.The platform uses the method
5、 of random driver and direct testing to generate test incentive sequences,which can achieve the requirement of test coverage of FPGA code through fewer test cases.At the same time,the platform can realize parallel simulation of any number of cases as the server resources permit,and further reduce th
6、e time cost of testing.Keywords:test platform;random testing;direct testcaseDOI:10.3969/j.issn.1673-4440.2023.09.002收稿日期:2022-10-20;修回日期:2023-08-31第一作者:刘光宇(1986),男,工程师,硕士,主要研究方向:数字集成电路设计与验证,邮箱:。1概述国内铁路技术飞速发展,铁路运营里程不断攀升,各种复杂的运行环境对列车控制技术的要求也更为严格。当前,由于可移植性高及便铁路通信信号工程技术(RSCE)2023年9月,第20卷第9期8T技术创新ECHNOLO
7、GICAL INNOVATION于开发等特点,现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)得到了广泛应用。随着列控逻辑功能的不断增加,对其验证的要求也在不断提高。传统的 FPGA 开发工具仿真的方式已逐渐不能完成其全序功能的测试。近年来,验证技术的不断发展,通用验证方法学(Universal Verification Methodology,UVM)凭借其标准化、层次化和可重用性等特点开始占据主导地位。同时借助服务器端高并行度的特点,可实现更快速的测试和迭代。本文针对列控应答器传输模块中的解码板 FPGA 逻辑,实现了以SystemVerilog
8、 语言构建的 UVM 验证平台,可实现对待测设计(Design Under Test,DUT)的快速迭代和功能覆盖。2验证对象特征分析应 答 器 传 输 模 块(Balise Transmission Module,BTM)主要实现对编码报文的译码功能,其总体设计框架如图 所示。输入的编码长报文或短报文 FSK_in 信号首先进入先入先出数据缓存器(First In First Out,FIFO),控制模块(control)检测到 FIFO 非空情况,开始读取其内部数据,并在达到其判定条件后开始在解码模块(decode)中进行译码过程。译码完成后的结果送入随机存储器(Random Access
9、 Memory,RAM)模块,等待CPU 总线进行读取。图BTM硬件设计结构Fig.1 BTM hardware design structureFIFOcontrolRAMbalise_seqmemspaceCPUBUSdecodeself-testROMtimestampcfgantennaself-testMaiBox RxDIDOMaiBox TxFSK_inBTM 内置通信模块信箱(Mailbox),含发送FIFO Tx 与接收 FIFO Rx,可方便与其他设备进行数据通信。同时为保证设备运行的可靠性,BTM 还内置自检模块,定时进行报文自检和天线自检处理,以保证设备的正常运行。同时
10、,其内部还有丰富的地址映射,方便对速度、距离、时间戳等进行配置或读取。3验证平台实现UVM 面向所有数字设计,涵盖从模块级到芯片级,从 ASIC 到 FPGA,从控制逻辑、数据通路到处理器的全部场景。基于其灵活的环境类,可方便实现组件的层次结构化扩展。典型的验证平台如图 所示。其主要包含激励序列(sequence)、主代理(i_agent)、参考模型(reference model)、计分板(scoreboard)、从代理(o_agent)大部分。事务级激励序列经由序列生成器送入驱动器,转化成信号级激励序列后驱动 DUT,主监视器检测 DUT 端口激励,将其转为事务级激励后送入参考模型,参考模
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