2023集成芯片与芯粒技术白皮书.pdf
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1、集成芯片前沿技术科学基础专家组中国计算机学会集成电路专业委员会中国计算机学会容错计算专业委员会2023 年 10 月2023集成芯片与芯粒技术白皮书在本白皮书的编写过程中,国内多位集成芯片和芯粒领域专家参与了讨论和编写,他们的专业知识和科学洞察对于白皮书的形成和定稿起到了重要作用。在此,对参与本白皮书编写工作的所有同仁表达由衷感谢。2023集成芯片与芯粒技术白皮书致 谢目 录Contents 01 前言 011.1 背景 1.2 本白皮书的意义 02 集成芯片的内涵 03 2.1 集成芯片与芯粒的定义 2.2 集成芯片是集成电路性能提升的第三条路径 2.3 集成芯片将引导集成电路设计的新范式
2、2.4 集成芯片的现状和趋势 03 集成芯片的架构与电路设计 093.1 从集成芯片到芯粒:分解与组合的难题3.2 芯粒间互连网络 3.3 多芯粒系统的存储架构 3.4 芯粒互连的接口协议 3.5 芯粒间的高速接口电路 3.6 集成芯片大功率供电电路 04 集成芯片 EDA 和多物理场仿真 194.1 集成芯片对自动化设计方法与 EDA 工具的新需求 4.2 芯粒间互连线的电磁场仿真与版图自动化4.3 芯粒尺度的电热力多场耦合仿真 4.4 集成芯片的可测性和测试 05 集成芯片的工艺原理 245.1 RDL/硅基板(INTERPOSER)制造工艺 5.2 高密度凸点键合和集成工艺 5.3 基于
3、半导体精密制造的散热工艺 06 白皮书观点:集成芯片的挑战与机遇 286.1 从堆叠法到构造法的集成芯片,是符合我国国情和产业现状的一条现实发展道路 6.2 集成芯片的三大科学问题与十大技术难题 07 参考文献 3101 02 03 04 06 07 0911 13 15 16 17 19 2021 2224 25 26 28 292023集成芯片与芯粒技术白皮书1.1 背景集成电路是现代信息技术的产业核心和基础。随着信息技术的不断发展,人工智能、自动驾驶、云计算等应用通常要分析和处理海量数据,这对计算装置的算力提出了全新的要求。例如,在人工智能领域,人工智能大模型的算力需求在以每 3-4 个
4、月翻倍的速度增长。然而,集成电路设计遇到“功耗墙”、“存储墙”、“面积墙”,传统集成电路尺寸微缩的技术途径难以推动算力持续增长。另一方面,在“万物智能”和“万物互联”的背景下,产业应用呈现出“碎片化”特点,需要探索新的芯片与系统的设计方法学,满足应用对芯片敏捷设计的要求。在这样的背景下,需要一种新的技术途径,可以进一步突破芯片算力极限、降低芯片设计复杂度。集成芯片是芯粒级半导体制造集成技术,通过半导体技术将若干芯粒集成在一起,形成新的高性能、功能丰富的芯片。通过芯粒的复用和组合,可快速满足多种多样的应用需求,带来芯片设计、制造、下游需求等全产业链的变革。对于我国而言,集成芯片技术对于集成电路产
5、业具有更加重要意义。由于我国在集成电路产业的一些先进装备、材料、EDA 以及成套工艺等方面被限制,导致我国短期内难以持续发展尺寸微缩的技术路线。集成芯片技术提供了一条利用自主集成电路工艺研制跨越 1-2 个工艺节点性能的高端芯片技术路线。同时,我国集成电路产业具有庞大市场规模优势,基于现有工艺制程发展集成芯片技术可以满足中短期的基本需求,并可借助大规模的市场需求刺激集成芯片技术的快速进步,走出我国集成电路产业发展特色,并带动尺寸微缩路径和新原理器件路径的共同发展。本技术白皮书邀请了集成芯片与芯粒领域的优势研究力量,详实分析了集成芯片的技术途径和国内外发展现状,总结了我国在集成芯片领域的基础优势
6、和面临的挑战,希望能够为技术规划、技术攻关、产业政策等提供参考。在撰写过程中,有很多未尽之处和编委们的知识所限,也请批评指正。2023集成芯片与芯粒技术白皮书PART ONE01前 言 232023集成芯片与芯粒技术白皮书1.2 本白皮书意义本白皮书阐述了集成芯片与芯粒的内涵、集成芯片架构与电路设计技术、集成芯片 EDA 和多物理场仿真技术、集成芯片的工艺原理,最后介绍了集成芯片的设计挑战与机遇。具体结构如下:第一章介绍了发展集成芯片和芯粒的重要意义以及本技术白皮书的内容。第二章概述了集成芯片与芯粒的内涵。第三章分析了集成芯片架构与电路设计技术,详细阐述集成芯片设计方法、多芯粒并行架构、芯粒互
7、连接口协议以及芯粒间高速接口电路等关键技术。第四章分析了集成芯片 EDA 和多物理场仿真的相关技术,包括集成芯片布局布线 EDA、芯粒尺度的电-热-力多场耦合仿真以及集成芯片的可测性与测试技术。第五章分析了集成芯片的工艺原理,包括 RDL/硅基板(Interposer)制造工艺、高密度凸点键合和集成工艺、基于半导体精密制造的散热工艺等。第六章讨论了集成芯片的设计挑战与机遇,为未来集成芯片的发展提供参考路径。在高性能芯片发展受制的背景下,从我国的产业现状出发,发展集成芯片这条不单纯依赖尺寸微缩的新路径,是我国集成电路领域的重要的发展方向。本白皮书希望学术界和产业界更广泛而深入地了解集成芯片和芯粒
8、技术,共同推进集成芯片技术蓬勃发展。2.1 集成芯片与芯粒的定义传统集成电路是通过将大量晶体管集成制造在一个硅衬底的二维平面上形成的芯片。集成芯片是指先将晶体管集成制造为特定功能的芯粒(Chiplet),再按照应用需求将芯粒通过半导体技术集成制造为芯片。其中,芯粒(Chiplet)是指预先制造好、具有特定功能、可组合集成的晶片(Die),也有称为“小芯片”,其功能可包括通用处理器、存储器、图形处理器、加密引擎、网络接口等1-10。硅基板(Silicon Interposer),是指在集成芯片中位于芯粒和封装基板(Substrate)之间连接多个芯粒且基于硅工艺制造的载体,也有称为“硅转接板”、
9、“中介层”。硅基板通常包含多层、高密度互连线网络、硅通孔(Through Silicon Via,TSV)和微凸点(Micro Bump),保证了电源、数据信号在芯粒之间和封装内外的传输,而且可以集成电容、电感等无源元件和晶体管等有源电路。集成芯片的概念源于 2010 年台积电的蒋尚义博士提出的“先进封装”概念,他提出可以通过半导体互连技术连接两颗芯片,从而解决单芯片制造的面积上限,解决板级连接的带宽极限问题。而后,时任美国美满电子公司总裁的周秀文博士(Sehat Sutrardja)将“模块化”设计思想与方法进一步融入。经过多年学术界和企业的发展,“先进封装”已无法涵盖多芯粒集成后所形成的新
10、系统的科学与技术,于是在 2022 年自然科学基金委召开的双清论坛上,孙凝晖院士、刘明院士以及蒋尚义先生等我国学者在凝练相关基础技术后提出“集成芯片(Integrated Chips)”这一概念替代“先进封装”、“芯粒”等称谓,用于表达其在体系结构、设计方法学、数理基础理论、工程材料制造等领域中更丰富的含义。集成芯片设计对比传统的集成电路单芯片设计可实现如下突破:首先,它可实现更大的芯片尺寸,突破目前的制造面积局限,推动芯片集成度和算力持续提升;其次,它通过引入半导体制造工艺技术,突破传统封装的互连带宽、封装瓶颈;最后,它通过芯粒级的 IP 复用/芯粒预制组合,突破规模爆炸下的设计周期制约,实
11、现芯片的敏捷设计。除了上述技术突破外,集成芯片还能获得成本上的收益。传统的单一芯片制造尺寸越大,制造过01前 言图 2.1 集成芯片与芯粒的定义重大突破突破单芯片光刻面积瓶颈突破封装连接极限突破设计周期制约集成芯片芯粒/chiplet硅基板集成2023集成芯片与芯粒技术白皮书PART TWO02集成芯片的内涵 452023集成芯片与芯粒技术白皮书02集成芯片的内涵程中的缺陷率和成本越高。而芯粒技术允许将一个大尺寸的芯片拆分为多个小尺寸的芯粒,每个芯粒独立进行制造。由于芯粒尺寸相对较小,可以更好地控制制造过程,减少制造缺陷率和成本。另外,不同芯粒可用不同的工艺制程完成,突破单一工艺的局限。例如,
12、可以将传统的电子芯片与光电子器件集成在同一芯片上,实现光电混合芯片。这种光电混合芯片结合了电子和光子的优势,可以在高速数据传输、光通信、光计算等领域发挥重要作用。上述技术也能够实现更多种类的新型芯片。例如,集成传感器、处理器、无线通信模块和人工智能加速器等多种功能,可以构建出具备感知-存储-计算-通信-控制一体的智能芯片。在集成芯片发展过程中,有一些并行发展的概念。集成芯片和封装、微系统主要区别在于设计方法与制造技术。集成芯片是自上而下的构造设计方法,芯粒的功能是由应用分解得到的,而不是基于现有模组、通过堆叠设计方法实现性能和功能的扩展。集成芯片基于半导体制造技术实现集成,无论连接和延迟,都接
13、近于芯片而不是 PCB 或者有机基板,因此最早做集成芯片工作的是台积电等芯片制造厂商。另外,我国科学家也提出了晶上系统 13 和集成系统 14 等概念,在技术理念上与集成芯片有很多类似之处,相比而言,集成芯片更侧重于综合性和面向芯片形态。2.2 集成芯片是集成电路性能提升的三条路径从技术上看,目前主要有三条提升芯片性能的发展路径,如图 2.2 所示,三条技术路径从不同维度共同推动集成电路的发展。第一条路径是通过将晶体管的尺寸不断微缩实现集成密度和性能的指数式提升,也被称为遵循“摩尔定律”的发展路径。1965 年戈登摩尔指出,集成电路的晶体管数目大约每 18-24 个月增加一倍。摩尔定律、登纳德
14、缩放定律、以及同时期的体系架构创新,包括指令级并行、多核架构等,共同推动了芯片性能随工艺尺寸微缩的指数式提升。随着集成电路工艺进入 5nm 以下,尺寸微缩接近物理极限,单纯依靠缩小晶体管尺寸提高芯片性能的空间变小,同时带来了成本与复杂度的快速提高。芯片散热能力、传输带宽、制造良率等多种因素共同影响,形成了芯片功耗墙、存储墙、面积墙等瓶颈,限制了单颗芯片的性能提升。可以说,摩尔定律的放缓已成为国际和我国集成电路发展的重大挑战。第二条路径是通过发展新原理器件,研发新材料,实现单个晶体管器件的性能提升。随着铁电存储器 FeRAM、阻变存储器 RRAM、磁存储器 MRAM、相变存储器 PCM、铁电晶体
15、管 FeFET 等多种新原理器件的发展,结合宽禁带半导体、二维材料、碳纳米管等新材料的研究,探索超越传统CMOS 器件性能/能效的新型器件和突破冯诺依曼架构的新型计算范式成为一个重要的研究领域。然而,新原理器件是面向未来的芯片性能提升发展路径,从科学研究到实际应用的周期通常较长,难以在短时间内解决当前高性能集成电路芯片受限的挑战。随着技术体系和产业生态逐渐构建,集成芯片将发展为芯片性能提升的第三条主路径。芯片的性能主要取决于芯片集成的晶体管规模,而晶体管规模又取决于芯片制造面积。集成芯片路径能够有效突破芯片制造的面积墙瓶颈。芯片的“面积墙”,是指单颗芯片的制造面积受限于光刻机可处理的极限尺寸和
16、良率。一方面,最先进的高性能芯片(如NVIDIA H100 GPU等)面积正在接近光刻面积极限。同时,单芯片良率随面积增长快速下降,在高成本的先进工艺下,该问题更加具有挑战性。集成芯片图 2.2 提升芯片性能的三条路径2023集成芯片与芯粒技术白皮书图 2.4 提升芯片性能的第二条路径:新原理器件图 2.3 提升芯片性能的第一条路径:摩尔定律CFETFeFETReRAMFeRAMPCM二维材料FinFETGAAEUV高K材料碳纳米管MRAM第一条路径:尺寸微缩2.5D集成大芯片晶圆级集成光电集成3D集成第二条路径:新器件新材料672023集成芯片与芯粒技术白皮书传感器芯片模块模块复用方法计算芯
17、片模块执行器芯片模块应用1 芯片应用2 芯片应用3 芯片应用N 芯片2.3 集成芯片将引导集成电路设计的新范式系统工程学中,即使元器件性能相对落后,通过复杂系统跨学科优化,也可以实现高性能系统,或者反过来“如果一个一个局部构件彼此不协调,那么,即使这些构件的设计和制造从局部看是很先进的,但这部机器的总体性能还是不合格的”。集成芯片采用系统工程学的原理,发展自上而下构造法的集成电路设计新范式。自上而下意味着芯片结构适配应用特征,自上而下采用“分解-组合-集成”的方法。根据应用特征,抽象分解成若干标准的芯粒预制件,将众多芯粒预制件,按照结构组合成不同应用领域的芯片,将芯片制造分解为芯粒预制件的制造
18、和多芯粒集成。下例展示了处理器芯片采用集成芯片范式后的新流程:集成芯片将带来基于芯粒复用的芯片敏捷设计方法。未来,芯片的发展需要应对物端计算系统碎片化,多样性的挑战 11;同时,每个芯片对应的市场都较小,难以实现如 PC、手机芯片大的出货量,这个矛盾现象也被称为“昆虫纲悖论”系统个性化和通用性的矛盾12。随着芯片制程的不断微缩,基于越先进的工艺制程来设计物端芯片面临的复杂度和设计成本将进一步加剧上述问题。现有的物端芯片的设计方法,是将大量第三方 IP 与专有 IP 整合形成 SoC,并在采用同一个制程工艺进行制造。典型的 IP 包括 CPU、模拟传感器、存储器、加速器、接口驱动等。上述在一个单
19、芯片上集成的方案在设计复杂度和商业成本上难以解决昆虫纲悖论。集成芯片技术为解决昆虫纲悖论提供了一条新思路。除了具有核心优势的专用“芯粒”外,集成芯片设计厂商可以选择第三方的“芯粒”预制件形式提供的 IP,通过半导体集成工艺将芯粒在一个封装体内相连接。上述方案能够降低芯片设计难度,提升灵活性和效率,适应各种碎片化应用场景。商业上,上述方案仅对芯粒预制件的出货量提出需求,如 CPU,蓝牙/Wifi 模组等核心模块,可以大大降低商业成本,并规避单一芯片厂商可能造成的垄断风险。集成芯片为碎片化的万物智能、万物互连的人机物三元融合时代提供一种新的设计范式。最早的集成芯片原型是由台积电与美国赛灵思(Xil
20、inx)公司共同完成的一款大容量 FPGA 芯片V7200T,它将四个大规模的 FPGA 芯粒在一块硅基板(Interposer)上连接在一起,形成一个超过2000 个可编程逻辑门的系统。借助这一芯片的开发,台积电也完成了基于半导体工艺的芯片互连封装技术,称为 Chip-on-Wafer-on-Substrate(CoWoS)。目前这一技术作为 2.5D 集成芯片的代表性工艺,广泛的应用于高性能处理器芯片产品中。第一个采用 CoWoS 技术的处理器集成芯片是英伟达公司的 GP100 GPU 芯片,它的结构是通过 CoWoS 工艺将 GPU 芯粒和多个 HBM 芯粒在一个封装体内集成,最大化处理
21、器与存储之间的通信带宽,硅基板尺寸超过 1 个光罩(858mm2)。我国华为海思公司设计的昇腾 910 芯片 3,也是基于这一技术将 3 种、6 个芯粒的集成,实现了高算力的人工智能处理器。02集成芯片的内涵2023集成芯片与芯粒技术白皮书图 2.6 集成芯片设计新范式2.4 集成芯片的现状和趋势应用需求驱动能够通过多颗芯粒与基板的 2.5D/3D 集成,突破单芯片光刻面积的限制和成品率随面积下降的问题,成为进一步提升芯片性能的可行路径。另外一方面,集成芯片技术是一条不单纯依赖尺寸微缩路线提升芯片性能的重要途径,在短期内难以突破自主 EUV 光刻机和先进节点制造工艺的情况下,可以提供一条利用自
22、主低世代集成电路工艺实现跨越 1-2 个工艺节点的高端芯片性能的技术路线。集成芯片这一第三条路径与尺寸微缩、新原理器件的前两条路径并不互斥。三条路径分别从不同的维度提升芯片性能,并能够相辅相成。集成芯片能够根据应用的性能、功耗、成本等需求进行合理的功能划分,最优化各个芯粒的工艺节点。尺寸微缩路径为集成芯片中单个芯粒的性能提升和芯粒间互连带宽的提升提供了一个重要的设计维度;在制造工艺较为成熟之后,基于新原理器件的特定功能芯粒也可以引入到集成芯片中,为进一步的性能和功能提升提供发展驱动力。图 2.5 自上而下的“分解-组合-集成”设计范式在处理器芯片上的示例892023集成芯片与芯粒技术白皮书近年
23、来,随着 TSV、铜-铜混合键合等工艺的成熟,3D 集成芯片成为了高性能处理器领域新的发展趋势。美国 AMD 和 Intel 公司均基于 3D 集成芯片技术,设计了面向超算的高性能超算处理器芯片。上述产品将将 6-8 种,超过 20 个芯粒的芯粒集成在一个系统中,最终实现了更大规模(千亿以上规模数量级晶体管)、更复杂的集成。在 2.5D 集成上,基于重分布层(Re-Distribution Layer)的扇出工艺(FanOut)可以实现更大规模的芯粒集成,美国 Tesla 公司基于 FanOut 工艺开发面向人工智能的训练处理器集成芯片 DOJO,RDL 基板的总面积达到 20000mm2,包
24、含 25 个 D1 多核处理器芯粒和光电融合的通信芯粒。我国研发机构在高集成度上取得了进展。比较有代表性的包含,2022 年中科院计算所智能计算机中心和之江实验室联合开发了“之江大芯片一号”,该芯片成果集成了 16 个芯粒,每个芯粒含 16个 CPU 核,无论是集成的芯粒数和体系结构上的计算核心数,都实现了突破,从体系架构和设计方法学上,验证了利用集成芯片突破单处理器芯片的算力极限技术途径。目前,正在开展“之江大芯片二号”的工作,集成度和性能将进一步提升。2022 年,复旦大学集成芯片与系统全国重点实验室基于集成扇出封装工艺实现了存算一体 2.5D 芯片,采用片间按层流水的可扩展架构实现了系统
25、算力与存储规模的按芯粒比例的线性增长,避免了“一系统一设计”的高复杂度问题。此外,阿里达摩院联合紫光国芯研发基于 3D 混合键合工艺的智能加速器-DRAM 堆叠集成芯片,豪威科技的采用三层堆叠工艺将图像传感器芯粒、模拟读出电路芯粒、图像信号处理与 AI 芯粒集成为一个组件,面向像素的不断提升,最小化芯粒间的通信开销。集成芯片中,由于每个芯粒由不同的单位设计,因此接口的标准化是系统能够高效率组合的关键因素。在 Intel 的主导下,2022 年 3 月,通用高速接口联盟(Universal Chiplet Interconnect Express,UCIe)正式成立,旨在构建芯粒技术在芯片上的互
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