论文(设计)半导体光刻工艺中图形缺陷问题的研究及群解决.pdf
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1、摘 要在摩尔定律的指引下,半导体工艺的发展经历了从035微米到0.25微米,0.18 微米,013微米,直到现在国内大量生产的最先进的工艺0.09微米,同时0.045 微米也正处在积极研发试验当中。而国际上Intel等公司正在将技术节点向0.022 微米推进。在半导体集成电路制作过程中,光刻工艺是非常重要的一道工序。它的重要性在 于准确定义集成电路的图形尺寸,以及前后层之间的对准。光刻工艺的好坏,对 后道制程中蚀刻(Etching).离子注入(Ion Implantation)等工艺的准确进行 至关重要。在光刻工艺过程中,有几个比较重要的衡量规格参数:关键尺寸CD(Critical Dimen
2、sion),层对准度(Overlay),图形缺陷(Defect)。其中,CD和 Overlay 水 平主要决定于曝光工序的参数,如能量,对准度等。而图形缺陷水平则大多数决 定于一些环境参数或者Track工艺参数。在光刻工艺发展的过程中,除了对线条 定义的要求越来越严格,对图形缺陷的控制也越来越苛刻。本文的研究方向主要对以下几种典型图形缺陷的机理进行研究,并对工艺参数角 度进行试验和调整优化从而改善缺陷水平。1.线条剥离的问题研究与解决在光刻尤其是线条特征图形(Line/Space)完成之后,经常发生图形剥离的 现象(line peeling),尤其是较易发生在CD比较小的图形区域。而且剥离的图
3、 形经常会在显影之后易被冲刷到非缺陷图形区域,造成后道蚀刻时部分区域被过 蚀刻,而部分区域会欠蚀刻。本文的研究对于最基本的粘附力不足引起的图形剥离现象,探讨HMDS的中文(HMDS)的引用及应用条件的优化,在不影响整体产能的前提下,提高图形附着 力从而减少图形剥离的发生机率。2.ESCAP型光阻由于PEB延迟导致缺陷的研究和改善对ESCAP光阻,有其明显的制程优势,(Etch Resistance好,Film Loss少,制程更稳定),但由于其PEB敏感度比较高,对环境更加敏感度,导致它比Acetal 型光阻更易受到PEB工艺参数和环境的影响。针对此部分,本文着重研究曝光前烘(PEB)延迟发生
4、的机理及相关现象,通过 优化环境调整工艺及生产参数达到对延迟的消除,从而消除相应的缺陷。3.前道制程污染所致图形底部缺陷的研究和改善5光刻作为图形部门,在工艺完成后会设相关的检查工序。而很多前制程的问题 会直至光刻结束才暴露出来,并且对光刻造成比较大的影响。通过对工艺参数及环境特征参数的调整优化,我们基本有效地消除了以上三类 缺陷,并且通过对优化工艺参数的标准化,还将其应用于其它类似缺陷的控制并 通过试验证明行之有效。关键词:光刻,缺陷,HMDS,曝光后烘烤延迟,氨污染AbstractDriven by the Moore1 s Law,the minimum feature size has
5、 been scaled down from 0.35um to 0.25um and to 90nm at present,which have been applied in mass production in China,and the 65nm and 45nm technologies is under development as well.Meanwhile,Intel is currently leading the way to push the technology to 32nm and 22nm.For the complex IC manufacturing,the
6、 UV lithography is a key process because it defines patterns with precise dimensions and locations,as well as good overlay performance.The quality of the lithography process is also crucial for subsequent etching and implantation processes.There are several important process parameters for lithograp
7、hy,such as critical dimension(CD),overlay and pattern defects.Among those,CD and overlay are mainly determined by the exposure parameters,including energy overlay compensation,whereas the pattern defects normally depends on some environment factors or track processing parameters.This thesis work is
8、dedicated to study the formation and subsequent solution of some typical defects in the lithography area by optimizing the track process and regulating the environment factors.The thesis will first give an introduction of lithography and the detailed process flow,and then followed by introducing the
9、 key machines used in lithography and roadmap for lithography technique.1.Line peeling issue.In the ADI inspection,pattern peeling is the special case for small line/space size pattern.The peeling pattern is easy to be splashed to the other pattern area,which will cause some area miss-etching,while
10、some other over-etching.6To modify the spell out of HMDS(HMDS)coating parameter,and to improve the adhesion between the pattern and the substrate without impact any productivity.2.Case study and solution of the Pre-exposure Bake(PEB)delay issue for ESCAP type photo resist,which will cause T-TOP prof
11、ile and further cause the pattern collapse.ESCAP photo has its obvious advantage for the photo process,(better etching resistance,less film loss and process stability),but due to its high PEB sensitivity,it is easy to be affected by the environment and suffer some more extra defects than Acetal type
12、.By analyzing the root cause of the T-TOP and the PEB delay,we made effective correction and improvement of the environment and the process flow.3.The study and solution of the defect under litho pattern(previous layer contamination)The defect scan is only executed after the litho process,thus most
13、previous layer related defects cannot be captured till litho process are done.And many of these defects will also impact the litho performance.For the previous layer contamination issue,improvement was made to eliminate them from the litho side.In summary,this work is dedicated to study the litho de
14、fects systematically and to make significant improvement from the aspect of track process parameter.Key Words:Lithography,Defect,PEB Delay,NH3 Contamination7第一章半导体光刻技术当集成电路的密度不断的扩大时,为使晶圆面积保持不变,甚至缩小,以持续降 低电路的单位成本,唯一的办法,就是不断的缩小器件尺寸。当尺寸不断缩小时,所遭遇到的最大的瓶颈,就是光刻技术。除非光刻微影成像能逐渐微小化,否则 集成电路(Integrated Circuits,
15、IC)技术的发展将会遇到很大障碍。例如,64M DRAM的设计规格尺寸大概在0.35微米,即所需的光刻技术必须使晶元上线宽 大概在0.35微米左右;而512M DRAM的设计规格尺寸大概在0.09微米。因此,本 章主要从光刻原理及步骤开始,逐一解释,介绍光阻的作用,光阻涂布及显影设 备,对准及曝光设备,制程参数的设定,与制程控制的技术。第一节光刻工艺技术发展及展望最新的光刻路线图,在33和22纳米技术节点上实现半间距(half Pitch)的工 艺尺寸,光学光刻技术仍然是一个非常有希望的潜在解决方案。(Eu)uofd J-tcH-OSJIQJ L UHnudooADaIntroduction
16、Year图L 1.1半导体发展节点与光刻技术对应关系图下两代的主流工艺193纳米光刻技术(包括浸没式光刻技术)已经成功击败 了 157纳米光刻技术和电子束成像技术。如果高折射率液体以及相应的镜头材料 能够得以实现,那么浸没式技术甚至可以延伸到32和22纳米技术节点。而现在,8对于32和22纳米技术节点而言,极紫外线(EUV)光刻技术仍然被普遍看好,此外还有纳米印刷技术和无掩模版光刻技术也具有相当的潜力。随着对光学成像信心的不断增强,更多的资源被配置给浸没式光刻技术用以 解决眼前的问题和面临的挑战。浸没式光刻技术和极紫外光刻技术在2005版的 ITRS中都被列为重中之重,用一句“困难的挑战”就可
17、以体现两者的重要性和艰 巨性双重图形(Double Patterning)的应用也推动着浸没式光刻继续前行到20纳米 的级别,正越来越受到欢迎。第二节光刻基本原理及成像条件IC过程中的光刻(Lithography)是将为数众多的电子零件和线路,一层一层 的转移到一块微小的Chip上,每一层有一块光罩,靠光学成像原理,光线经过光 罩、透镜而成像在晶圆表面上,而晶圆表面必须有如照像底片般的物质存在,就 是可感光的胶质化合物(光阻),经与光线作用和化学作用方式处理后,即可将光 罩上之图形转移到晶圆上,因此在光刻的制程中,光罩、光阻、光阻涂布显影设 备及对准曝光光学系统等,都是必要的设备。此外,因为光
18、刻成像的光阻材料是光敏物质,如果暴露在一般光线下,会使 物质发生变化,而导致无法成像,就像处理照像底片一样,必须在暗房内进行,光刻制程也需要限制在特定环境下,一般在黄光下进行,所以光刻区也称为黄光 区。另一方面,因为集成电路的线路比较复杂,线路宽度都达到微米以下,所以 必须在无尘的环境中制造,而在光刻的成像过程中,对洁净度的要求更加严格,因为任何灰尘颗粒,都有可能造成图形缺陷,线路断或短路。第三节光阻化学性质与作用光阻是一种材料物质,在光刻过程中,曝光以它来将光罩上的图形暂时转移 至晶圆上,作为下一道制程的保护层(蚀刻或离子注入的阻挡层)。一般光阻有正、负两种,正光阻经光照射后部分,会变得易溶
19、解,经显影液 处理以后,即被溶解,而晶圆上只留下未曝光的部分而形成图形。负光阻则刚好 相反,被曝光部分的光阻链接成高分子聚合物,而变得不容易溶解,在晶圆上留 下曝光的部分作为下道制程的图形阻挡层。一般来说,负光阻制程的优点是成本 低,产量高,但相对,解析度会因为高分子聚合物会吸收显影液而膨胀,导致解 析度相对比较差。所以,一般在集成电路行业,使用比较多的是正性光阻。负光9阻一般用在最后的保护层(PI layer)或一些比较特殊的制程。Devel opTransferSt rip图L3.1正负光阻成像效果对照正光阻的主要组成物质有三部分:树脂(Resin),这使光阻能形成一种足以 当做蚀刻或离子
20、注入的保护膜,是光阻成分的骨架部分;感光剂部分(PAG or PAC),这是光阻能成为感光抗蚀剂的关键功能部分;溶剂(EL,NMP。),它的作用在于 使光阻保持液体状,使光阻的涂布变得容易。ITine 一般使用感光剂PAC(Photo Active Compound)与光相互反应。OHCO图1.3.2 PAC反应原理示意图DUV(KrF或ArF)由于光源发光效率比较低,所以使用用感光剂PAG(Photo10Active Generator)图1.3.3 DUV反应原理示意图对DUV光阻来说,化学反应是个链式反应,曝光产生的少量只是做为催化剂,催化裂解反应。对I-line和DUV光阻,光阻在显影
21、液中的溶解度在曝光前后比较如下图所示,i-UNE PR(EPSi)DUV PR 酗i)D:Sposed aeaRESINEXPOSUREDRESIN.PAC(Nori-exposed area)STATUSDISSOLUTIONMWRESINinhibitorExposed area after PJ.BPE.8:Dissolve inhbitof by aad dflUsionEXPOSURE.3s91MlM“mmmm-Eposed area Non-exposed(id generate)-STATUS图1.3.4 I-line与I-line与DUV反应过程对照图第四节光刻工艺流程介绍以下
22、介绍以正光阻为例,光刻制程生产工艺流程图如下:(去水烘烤)/HMDS光阻涂布一软烤一WEE(If need)对准/曝 光一曝光后烘烤一显影一硬烤。整个光刻的生产过程都是Inline一体化进行,所涉及到的机台有Track(通 常由TEL提供)和Scanner(通常供应商有ASML,Canon或者Nikon)。111.4.1去水烘烤/HMDS去水烘烤/HMDS(Hexamethyldisilazane)的主要目的是对晶圆表面做处理,以增加光阻在晶圆表面的附着力,当晶圆送到黄光区时,表面可能有含水层,加 上去高温HMDS制程可去除水气,同时改变晶圆表面从非极性到极性,使晶圆表面 的表面能被调整到与光
23、阻表面相当的程度,从而使光阻可以很好的附着在晶圆表 面0图L 4.1 HMDS进行表面处理的化学过程HMDS的覆盖方式大致有三种:1)旋转式覆盖:HMDS喷到晶圆上,利用高速旋转,使之均匀覆盖在上面,缺点是,HMDS的用量比较大。2)气化蒸镀式:又可分为两种;其一是利用一个独立的烘箱,一次可放涂布数十片晶圆,同时作烘烤及上HMDS的动作,且HMDS用量少,可节省成本,但需要考虑HMDS上完到上光阻之间的时间限定。其二就是单片汽化蒸镀式,将 所有光阻制程步骤结合在一起,一气呵成,执行自动化操作。最常用的就是第三种方式单片高温汽化涂布,将HMDS高温加热到120c使其 变成气态,涂布到晶圆表面,这
24、样的作法是比较节省用量,以8寸晶圆为例,大 概每片的用量是0.Ice。另一方面又可实现Inline操作。1.4.2 光阻涂布光刻制程所使用的光阻都是以液体的形式存在的,而光阻在晶圆上的涂布原 理是利用高速旋转时产生离心力,将光阻均匀的涂布在晶圆上,其速度与厚度的 关系为:T=K(frfc)a 式 1-1式中,T是光阻的厚度,K是常数,C是polymer density,rj是原子量,是旋转速度。一般情况下,取0.5,二L8,r=L2,也就是说速度与厚度的平方成反 比关系.由上面公式可知,涂布时旋转速度、光阻黏度(Cp)都会直接影响到光阻的 厚度。同时,对光阻涂布这道工序来说,除了厚度是个重要参
25、数外,厚度的均匀 度(Uniformity)也是一个非常关键的参数。因为厚度的均匀度会直接影响到图 形尺寸的均匀度。下图所示是光阻的Spin Cure,可以看到不同光阻黏度下旋转速度和光阻厚度 的关系。由图可以大致看出,光阻涂布的转速与厚度的平方成反比关系。这也是 通过调整转速来调整光阻厚度的依据。(同时,对同一系列的光阻,在转速相同的 情况下,黏度越大,光阻厚度越厚)WCMPOSfT S1S00 SERIESVISCOSITY VERSES THICKNESS PLOTa.scah Es S8K10 20 30 40 SO 6GPR0CESSPAAME1DB:SUB-IOChxnSicoR州
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