杭电数字逻辑电路 课内仿真实验.pdf
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1、数字逻辑电路 课内仿真实验第六章QuartusII原理图设计初步一、实验目的:初步了解学习使用Quartus|软件进行电路自动化设计。二、实验仪器:Quartus|软件。三、实验内容:6-1用Quartus|库中的宏功能模块74138和与非门实现指定逻辑函数按照6.3节和6.4节的流程,使用Quartus|完整图6-2电路的设计,包括:创建工程,在原 理图编辑窗中绘制此电路,全程编译,对设计进行时序仿真,根据仿真波形说明此电路的功 能,引脚锁定编译,编程下载于FPGA中进行硬件测试。最后完成实验报告。1、原理图6-2用两片7485设计一个8位比较器用两片4位二进制数值比较器7485串联扩展为8
2、位比较器,使用Quartus|完成全部设 计和测试,包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁 定、编程下载,进行硬件测试。最后完成实验报告。1、原理图2、波形设置3、波形仿真IBA*1-c:8 s a6-3设计8位串行进位加法器首先根据图4-33,用半加器设计一个全加器元件,然后根据图4-34,在顶层设计中 用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之,引脚锁 定编译,编程下载于FPGA中进行硬件测试,最后完成实验报告,讨论这个加法器 的工作速度。1、原理图:半加器1位全加器8位串行进位全加器2、波形设置3、波形仿真6-5设计一个十六进制7段显
3、示译码器用Verilog的case语句设计一个可以控制显示共阴7段数码管的十六进制码7段显示译码器。首先给出此译码器的真值表,此译码器有4个输入端:D、C、B、Ao D是最高位,A是最低 位;输出有8位:p、g、f、e、d、c b、a,其中p和a分别是最高和最低位,p控制小数 点。对于共阴控制,如果要显示A,输入DCBA=1010;若小数点不亮,则输出 pgfedcba=01110111=77H,给出时序仿真波形并说明之,引脚锁定,下载于FPGA中对共阴数 码管进行硬件测试。1、程序代码L UCPUlollollllllolollo liilloolllloolooo llolllllllll
4、olooo lollollollolllloo lolooololollllllo looolllolllllollo oolllllolllloiiio BB333BBBSB35BBB33 77777777777777777=-=-sssssssssssssssss 77777777777777777 DDDDDDDDDDDDDDDDD EEEEEEEEEEEEEEEEE LLLLLLLLLLlllUllLolololololololol c el oolloolloolloolll s U oooolllloooollll u ad I I 4 0000000011111111 a c o
5、 pt a-w SBB3BBBBB333B3BB3fd n u e 1 a.en-3 i o a c44-4-4444444444444-d e n隔腌维().年字 4/%为0n0盥诙一二一-22、电路原理图3、波形设置4、波形仿真Simulation WaveformsI StwdMiM*4 Tibim用case语句设计一个5人表决电路,参加表决者5人,同意为1,不同意为0,同意者过半 则表决通过,绿指示灯亮;表决不通过则红指示灯亮。给出时序仿真波形并说明之,引脚锁 定,编程下载硬件测试。最后完成实验报告。1、程序代码:-H:;l;:l;-lJe:;:;l?l;L:L;l.l:L?,-一 E
6、 nMXXXXXXXXXXXXXXXXXXXXXX 17-0-IT-X-1!X-1 XX5,XXXXXXXX.cDsJisclsfllasalKoiBBvxalyKSatESS-alcsaxSGJalJlK;.Yf乐ooollooooiloxlgolo:oo”lollooolo:gollollgolollooollolle,(rQ M*m fmB*|11F3”:|arto 64711 nt Matval StatA|5 q 5 10 即 wt 聘单 s 20 V ut 2S 5 30 V 5 J6 外 3 8 M 9 0B s 51;s )5 6i 3 够%s,”u,第八章时序电路的自动化设计
7、与分析8.1.1根据8.1.1节,首先使用74390设计一个2位十进制计数器,然后使此计数器在新的工 程中作为一个可调用的元件,用它构建一个8位十进制计数器。给出仿真结果,最后在FPGA 上进行硬件验证。原理图:波形仿真设置:I Mttw%讣 3 10仿真波形:10525 m|Portw51546 nsSOlMm SIMOp:End KOgIS 孕 g 20 4D u 3Qjo ix*R 壁 s 0 甲 s e 叩51 号 u*耳 0 61W W u?l W u_n_rLn_n_rLrLrLrLrLrLrLrLrLn_n_rLrLrLn_n_rLn_rLrLrLrLrLrLnji_nLrLrL
8、rLrLrLn_Simulation WaveformsI 4 Tiim?419g原理图:波形设置:|试 Waveloml vm Blo dIM仿真波形:8.1.2根据8.1.2节,用74161模块设计一个十二进制加法计数器,并注意计数器的可行性 和可靠性考察;然后设计一个数控分频器。利用Quartus”创建工程,绘制电路图,全程编 译,时序仿真,并根据仿真波形作出说明,引脚锁定编译后下载FPGA中,在实验系统上硬 件验证,完成实验报告。原理图:波形仿真设置:仿真波形:8.2.1利用一般模型设计一个同步模7计数器,其状态图如图所示。结合第6章介绍的Quartus|流程来实现。原理图:1 Hmo
9、dule CNT7(CrN);2 input 2:0 C;output 2:0 N;4reg 2:0N;5always(CrN)6 Hcase(C)73,b000:N=3*b001,83*b001:N=3*b010,93,bOlO:N=3bOTL103,bOll:N=3bl00,1131bl00:N=3,bl01,123,bl01:N=3*bll0,1331bll0:N=3*b000,143,blll:N=3b0001516default endcase:N=3*b00017 endmodule波形仿真设置:原理图:261opoauie;2input 3:0c;3output 3:0 N;4r
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