学习汇报-AMBA总线协议-PPT课件.pptx
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1、阶段学习汇报 AMBA总线协议XXX1目录 1.AMBA总线简介 2.AMBA AHB 3.AMBA APB21.AMBA 总线简介 1.1 AMBA总线概述高级微控制器总线体系(Advanced Microcontroller Bus Architecture)规范定义了在设计高性能嵌入式微控制器时的一种片上通信标准 根据AMBA标准定义了三种不同的总线 高级高性能总线(Advanced High-performance Bus)高级系统总线(Advanced System Bus)高级外设总线(Advanced Peripheral Bus)3 1.1.1 高级高性能总线(AHB)用于高性
2、能、高时钟频率的系统模块。1.1.2 高级系统总线(ASB)用于高性能的系统模块之间。在并不要求AHB的高性能特征的地方使用。1.1.3 高级外设总线(APB)用于低功耗外设。41.2 AMBA规范的目的 促进带一个或多个CPU(或信号处理器)的嵌入式微控制器产品的第一时间开发 技术上独立并高复用度的外设和系统宏单元能在多在多样的的IC工序之工序之间方便的移植方便的移植,以及适用于完整定制、标准宏单元和门列阵技术 鼓励标准系统设计以提高处理器的独立性,提供高级cache CPU的发展路线图和外设库的发展 降低硅的下部构造要求以支持用在操作和生产测试时有效的片上和片外通信5 AMBA是为了推出o
3、n-chip bus的规范,一开始AMBA1.0只有ASB和APB,为了节省面积,bus协议都是tristate的bus;到2.0的AHB,为了方便设计者(tristate bus需要花更多精力注意timing),改用Mux结构,并增加了新特性。61.3 基于AMBA的典型微控制器 基于AMBA的微控制器,包含一个高性能系统中枢总线(AHB或ASB)和外设总线APB。System bus负责连接ARM之类的embedded processor,DMA controller,on-chip memory和其他interface,或其他需要high bandwidth的元件。Peripheral
4、bus则用来连接系统的周边元件,该协议相对AHB要简单很多。与AHB之间通过桥接器(Bridge)相连。7 一个典型的AMBA系统如下图82.AMBA AHB AHB是为了提出高性能可综合设计的要求而产生的新一代AMBA总线。它的一些特性包括单时钟沿操作(Single-clock edge operation)非三态执行(Non-tristate implementation)突发传输(Burst transfers)分块处理(Split transaction)多主机(Multiple bus master)92.1 概述 AHB System 由Master,Slave,Infrastru
5、cture三部分组成。所有的传输(transfer)都是由master发出,由slave回应。而infrastructure则由arbiter,master to slave mux,slave to master mux,decoder,dummy slave,dummy master组成。10 为了支持multiple master,需要arbiter来仲裁;decoder负责位解码,从multiple slave中选择要回应transfer的slave。两个mux则负责bus的routing(以不适用tristate bus)。如下图11 Bus上传输的信号有七种:clock,arbit
6、ration,address,control signal,write data,read data,response signal 除了clock和arbitration之外,其他的信号都会经过mux。经过master to slave mux的信号为:address,control signal,write data经过slave to master mux的为:read data,response signal12NameSourceDescriptionHCLKClock sourceBus clock.All signal timings are related to the ris
7、ing edge of HCLKHRESETnReset controllerActive LOW.HADDR31:0Master32-bit system busHTRANS1:0MasterCurrent transfer typeHWRITEMasterH:write.L:readHSIZE2:0MasterSize of transferHBURST2:0MasterIndicate if the transfer forms part of a burstHPROT3:0MasterImplement some level of protectionHWDATA31:0MasterW
8、rite data bus13NameSourceDescriptionHSELxDecoderSlave select signalHRDATA31:0SlaveRead data busHREADYSlaveH:transfer done;L:extending transferHRESP1:0SlaveTransfer responseHBUSREQxMasterBus requestHLOCKxMasterLocked transferHGRANTxArbiterBus grant signal HMASTER3:0ArbiterIndicate granted master numb
9、erHMASTLOCKArbiterLocked sequenceHSPLITx15:0SlaveSplit completion request142.2 Basic transfer 在AHB bus上,一次完整的transfer可分为两个阶段:address phase和data phaseaddress phase 传送 address,control signaldata phase 传送 wrtie/read data,response signal.如图15 transfer 在 data phase 时若无法在1个clock cycle内完成,slave可用HREADY信号延长
10、transfer。参考下图,当HREADY为Low时,表示transfer尚未结束,为High是则表示transfer结束。16 由于一次transfer需要两个phase,为了增加总线的performance,AHB将多次transfer pipeline。当前transfer的data phase与下一次transfer的address phase是重叠的。172.3 Control signal AHB上的control signal分5类HTRANS1:0:Transfer typeHBURST2:0:Burst typeHPORT3:0:Protection controlHSIZE
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