DDR3内存的PCB仿真与设计.docx

本文主要使用时域分析工具对 DDR3 设计进展量化分析，介绍了影响信号完整性的主要因素对 DDR3 进展时序分析，通过分析结果进展改进及优化设计。

1 概述

当今计算机系统 DDR3 存储器技术已得到广泛应用，数据传输率一再被提升，现已高达 1866Mbps。在这种高速总线条件下，要保证数据传输质量的牢靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。

本文主要使用了 Cadence 公司的时域分析工具对 DDR3 设计进展量化分析，介绍了影响信号完整性的主要因素对 DDR3 进展时序分析，通过分析结果进展改进及优化设计，提升信号质量使其牢靠性和安全性大大提高。

2 DDR3 介绍

DDR3 内存与 DDR2 内存相像包含把握器和存储器 2 个局部，都承受源同步时序， 即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。它比 DR2 有更高的数据传输率，最高可达 1866Mbps；DDR3 还承受 8 位预取技术，明显提高了存储带宽；其工作电压为 1.5V，保证一样频率下功耗更低。

DDR3 接口设计实现比较困难，它实行了特有的 Fly-by 拓扑构造，用“Write leveling”技术来把握器件内部偏移时序等有效措施。虽然在保证设计实现和信号的完整性起到确定作用，但要实现高频率高带宽的存储系统还不全面，需要进展仿真分析才能保证设计实现和信号质量的完整性。

3 仿真分析

对 DDR3 进展仿真分析是以结合工程进展具体说明：选用 PowerPC 64 位双核 CPU 模块，该模块承受 Micron 公司的 MT41J256M16HA—125IT 为存储器。Freescale 公司 P5020 为处理器进展分析，模块配置内存总线数据传输率为 1333MT/s，仿真频率为 666MHz。

3.1 仿真前预备

在分析前需依据 DDR3 的阻抗与印制板厂商沟通确认其 PCB 的叠层构造。在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速 PCB 信号线的阻抗把握在确定的范围内，使印制板成为“可控阻抗板”，这是仿真分析的根底。DDR3 总线单线阻抗为 50Ω ，差分线阻抗为 100Ω 。

设置分析网络终端的电压值；对分析的器件包括无源器件安排模型；确定器件类属性；确保器件引脚属性(输入＼输出、电源＼地等)„„

3.2 电路前仿真分析

前仿真分析的内容主要是在 PCB 设计之前对电路设计的优化包括降低信号反射、过冲，确定匹配电阻的大小、走线阻抗等，通过对无源器件的各种配置分析选取出最适合的参数配置。

图 1：时钟线的拓扑构造

(1) DDR3 总线的差分时钟分析

众所周知，在差分传输中，全部信息都是由差模信号来传送的，而共模信号会辐射能量并能显著增加 EMI，因此保证差分信号的质量格外重要，应使共模信号的产生降到最低。在对差分时钟分析时不仅要关注其本身的信号质量，由于其它信号都是以差分时钟的来采样数据，因此还需关注其单调性、过冲值等。

本例中差分时钟的 fly—by 拓扑构造与地址总线一样为串联方式，如图 l 对处理器P5020 驱动 4 个DDR3 内存芯片的时钟拓扑构造，在终端进展简洁的电阻匹配， 在 PCB 板上差分走线后，进展反射分析觉察接收端反射波形上下过冲较大。在处理器输出端选用正确的下拉匹配电阻，虽电压幅值略有削减，但上下过冲明显削减消退了反射干扰，即削减了差分线的共模重量。比照分析结果如图 2。

图 2：接收端DDR3 的反射波形

(2) 验证驱动力气和 ODT 选项

DDR3 内存总线数据信号的驱动力气分为 FULL 和 HALF 两种模式，内部终端电阻(ODT)选择也有 0Ω 、20Ω 、30Ω 、40Ω 、60Ω 、120Ω 选项，它们分别对应不同的模型用于把握信号反射的影响。为提高信号质量、降低功耗，可通过分析不同模式选取正确的参数模型。

取数据总线对不同的 ODT 选项进展分析。图 3 是在不同 ODT 设置进展分析数据信号形成的眼图波形，从图中可以看出：ODT 阻抗越高，在一样驱动鼓舞和走线等状况下转换率越高，幅度越大；在选择 ODT=60Ω ，其接收波形平缓信号质量最好，无明显抖动和过冲，抖动最小。

图 3：数据信号眼图波形

通常串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。它生成前向串扰与后向串扰，其对信号波形主要影响在幅度和边沿上面。

从 DDR3 数据总线提取 3 根相邻线，中间一根为被攻击网络，四周 2 根为攻击网络，承受 3 线模型进展分析，如以以下图 4 走线排列，其受害线为中间走线保持低电平，两边的为攻击线，承受 128 位伪随机码，依据走线的不同线宽和线间距对其进展串扰分析，看其分析结果如下表 1。

图 4：走线剖面图

表 1 串扰分析结果

从表 1 可看出间距越大串扰影响越小，这里我们遵循的 3W 原则即走线边沿间距S 是线宽 W 的 3 倍将大大削减串扰的影响。但间距增大将牺牲布线空间，因此需综合考虑使在有限的空间中布线最优化。

3.3 时序分析

DDR3 是并行总线，其时序属源同步系统，在满足信号质量的前提下，也必需满足时序要求。对于源同步时钟，驱动芯片的数据和时钟信号由内部电路供给即数据和时钟并行传输。DDR3 对不同的时序关系承受分组设计，其时序关系如表 2。

表 2 时序分组关系

源同步时序计算公式： Tsetup_margin=Tvb—Tsetup—Tskew Thold_margin=Tva—Thold—Tskew 公式中：
Tsetup margin＼Thold_margin：建立时间余量＼保持时间余量

Tvb＼Tva：驱动端的建立时间和保持时间，Tsetup＼Thold 接收端的建立时间和保持时间

Tskew：指数据、地址信号参考时钟引起的偏移。

其中 Tvb＼Tva，Tsetup＼Th01d 参数值都是能从器件手册中猎取，关键是数据与选通信号飞行时间的时序偏移(skew)，包含驱动端输出的偏移和在 PCB 板上的走线长度的偏移，需通过时序仿真非抱负随机码进展分析计算得出。

以 DDR3 数据读写操作为例，依据下表芯片资料中的时序参数进展静态时序裕量的计算，获得 PCB 设计的时序把握规章。

表 3 仿真所需要的时序参数(数据率：1333MHz)把握器：

写操作： Tsetup_margin=0.25—0.03=0.22ns Thold_margin=0.25-0.065=0.185ns 读操作：
Tsetup_margin = Thold_margin=(0.38*1.5-0.125)/2 - 0.125=97.5ps

上述计算值是理论上的时序余量，其实源同步时序除本身芯片自身固有特性所带来的延时外还受其他因素的影响，都属于偏移范围，主要包括：

(1) 高速总线造成的信号完整性问题如串扰、同步开关噪声、码间干扰(ISI)等影响，需通过信号仿真分析来估算。

(2) 高速总线互连所产生的时序偏斜：主要是信号总线互连链路中的布线误差， 整个链路含器件封装内部走线、pcb 板上走线和走线过孔等产生的时序偏差，可通过等长布线来把握其时序偏斜。

对 8 位数据总线 DQ 进展分析，选取一根数据线为受害线，其余数据线为反向伪随机码，条件设为最快驱动，在此最坏状况进展综合仿真，查看其受扰线的波样子况。

比较图 5、图 6 后可看出此数据线受到各方面的因素综合影响，使波形眼图中的眼高和眼宽都相应减小，导致数据总线时序裕量大大削减。上述时序裕量需减去此值再考虑其他噪声因素，结合阅历留些时序余量后，就可把时序余量转换成PCB 设计时的布线长度约束(约 6in／ns)。

图 5：DO 数据总线抱负波形

图 6：DQ 数据总线最坏状况下的实际波形

4 PCB 设计

4.1 设计规章约束

(1) 等长约束

承受分组等长方式，分组如下：

数据线与 DQS、DM 信号组：64 位数据线按 8 位一组，每组分别对应其各自的 DQS 和 DM 信号；由于数据时序余量最小，组内严格把握延时，以对应的 DQS 为基准， 等长精度在±10mil。

地址线、把握线、时钟线组：需等长把握，地址线与把握线各分支的误差±20mil， 它们与时钟线误差在±100mil，差分时钟线之间±5rail。

(2) 间距约束

DDR3 同组线间的间距保持在 2 倍线宽；不同组类线的间距保持在 3 倍线宽；DDR3
线与其他 jBDDR3 线之间的间距应大于 50mil，用于串扰把握。(3)线宽约束

依据传输线阻抗要求和印制板叠层构造计算走线线宽，设置走线线宽规章，保证阻抗的全都性。

4.2 布线技巧

同组内总线尽量同层走线，时钟线与地层相邻；尽量少用过孔，如用需组内过孔数一样，保证其全都性；相邻信号走线需穿插，避开长距离的重叠走线，如相邻层间距足够大，可适当降低要求；

走线避开承受直角应用 45。斜线或圆弧角走线；尽量承受 3W 原则走线； 与电源层相邻的信号层中的高速走线应避开跨电源＼地平面；
电源层比地层内缩 20H(H：电源层与地层的介质厚度)；不允许有孤立铜的存在。

5 PCB 板后仿验证

DDR3 的 PCB 设计完毕后进展后仿分析，用以对前面的仿真分析进展验证。PCB
板后仿主要是对 DDR3 信号质量和时序关系进展分析。

5.1 DDR3 的差分时钟验证

DDR3 差分时钟在 PCB 布线后对其后仿真分析，抽取一对实际时钟走线对所走链路进展分析其波形如以以下图 7：其单调性和上下过冲都满足要求。

图 7：差分时钟PCB 走线波形图8 数据总线写时序

5.2 DDR3 的时序验证

对于布线后的时序验证也是格外重要的环节。在确定好同步信号组及对应的选通信号后利用 Cadence 软件的 BUS setup 功能进展综合分析，位数据总线及相应的DQS 信号，设定时钟频率 666MHz，设定相应 ibis 模型，参与随机码流，最终进展分析后可通过测量得到时序参数可计算时序裕量，验证 PCB 布线是否满足相关的时序关系。分析结果见图 8。

图 8：数据总线写时序

从上图 8 可测量出数据总线的建立时间和保持时间，依据 DDR3 数据相应时序进展静态时序计算，再综合考虑其余因素对时序的影响来估算包括其 PCB 走线长度引起的偏移等，满足其 DDR3 接收端的建立时间和保持时间的时序正确性，其它时序关系类似可通过此验证。

6 完毕语

通过上述 Power PC 模块的 DDR3 内存设计分析，了解高速信号反射、串扰、时序等因素对其设计的影响，其仿真分析成为增加计算机系统设计牢靠性和稳定性的必要手段，为设计高速数字电路保驾护航。