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基于fpga的信道编码技术的研究-学位论文.doc
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1、大连交通大学2012届本科生毕业设计(论文)第一章 绪论随着电子技术的快速发展,对通信系统功能的要求不断提高。基于同样的硬件环境,由软件来完成不同的通信功能的方式趋于成熟。于是,可编程高速器件如DSP、ARM、FPGA等成了现代通信系统的主要角色1。FPGA即现场可编程门阵列,它是在PLA、GAL、EPLD等可编程器件的基础上进一步发展的产物,是一种高度集成的可编程逻辑器件,它是作为ASIC领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路有限的缺点2。FPGA的结构灵活,其逻辑单元、可编程内部连线和IO单元都可以由用户编程,可以实现任何逻辑功能,满足各种设计
2、需求。其速度快,功耗低,通用性强,特别适用于复杂系统的设计。使用FPGA还可以实现动态配置、在线系统重构(可以在系统运行的不同时刻,按需要改变电路的功能,使系统具备多种空间相关或时间相关的任务)及硬件软化、软件硬化等功能。数字调制解调是无线通信中一个重要技术之一。FPGA的基本特点主要有: 1)采用FPGA设计ASIC电路,用户不需要投片生产,就能得到合成的芯片; 2)FPGA可做其它全定制或半定制ASIC电路的中试样片; 3)FPGA内部有丰富的触发器和IO引脚; 4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一; 5) FPGA采用高速CHMOS工艺,功耗低,可以
3、与CMOS、TTL电平兼容。 可以说,FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的,因此,工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式,采用不同的编程方式。与传统的DSP或GPP相比,FPGA在某些信号处理任务中表现出非常强的性能,具有高吞吐率、架构和算法灵活、并行计算、分配存储以及动态配置等优势,因此能够解决设计者在通信领域尤其是无线通信方面需要一个高速通用硬件平台来实现并验证自己通信系统和相关算法的需求3。通信系统的目的是将信息从发送端高效、可靠、安全地传送到接收端。因而就引出了衡量通信系统性能的两个主
4、要指标有效性和可靠性。通常,有效性用传输速率R(比特/信道符号)衡量,可靠性用错误比特率(BER)衡量。但是,实际信道中噪声的存在总会对传输信息产生干扰,从而可能降低通信可靠性4。为了保证通信的可靠性,需要采取一定的措施来减少干扰的影响,信道编码就是一种保证通信可靠性的重要技术。对于数字通信系统,其具体做法为:在消息序列中加入一定的冗余,使得编码器输出序列之间满足一定的约束关系,接收端可以根据这些约束关系将受干扰而出现的错误检测或纠正过来。因此,消息从发送端发出后,首先要经过信道编码,之后再经过调制才能发送出去;当然,接收端在解调后,也要经过译码才可以恢复出原始消息。可见作为通信系统的重要一环
5、,信道编码是较合理的解决通信有效性和可靠性这对矛盾的关键,也是实现通信系统经济性所必需的5。本课题正是基于FPGA的开发周期短、使用灵活、采用高速(HCMOS)工艺、功耗低且可与CMOS电平、TTL电平兼容等优点,利用FPGA技术来研究信道编码。通过课题的研究深入了解FPGA技术以及信道编码技术,同时锻炼了完整的系统设计能力。本论文安排如下:第一章概括的叙述了FPGA和信道编码的有关内容;第二章详细的介绍了信道编码的知识,特别是线性分组码、CRC码、卷积码和RS码;第三章介绍了FPGA技术和Verilog语言以及开发工具Quartus;第四章对信道编码的FPGA实现进行了理论验证。第二章 信道
6、编码2.1信道编码2.1.1信道编码的简介移动传输信道中存在着一定的噪声和衰落,必然会对其中传输的信息引入失真和信号判决错误,因此需要采用信道差错控制码来检测和纠正这些错误比特。信道编码器的作用就是在信息序列中嵌入冗余码元,提高其纠错能力。与信源编码不同,经过信道编码添加冗余码元的目的是为了减小传输中发生的信号和码元错误,在有限信号功率、系统带宽和硬件复杂性的要求下提高系统的可靠性6。2.1.2信道编码的基本思想信道编码的基本思想是将每k个连续的信息比特分成一组,经过适当的数字运算(编码)后得到n个比特的输出,这n个比特组成的序列就被称为一个码字。好的纠错编码所产生的码字应具有的特性是:在所有
7、的码字集合中,所有码字之间的区别尽可能大,从而使通信系统中无法纠正或检测的信道错误尽可能少。定义: 其中R为编码速率,简称为码率。从20世纪40年代以来,已经相继提出了乘积码、代数几何码、分组码、卷积码、Turbo码和低密度校验码(LDPC)等编码方法,序列译码、Viterbi译码、软判决译码和迭代译码等译码方法,以及编码与调制相结合的TCM技术。2.1.3信道编码的分类信道编码可以从不同的角度进行分类,主要有以下两类:从功能上分,信道编码可以分为以下三类: (1)仅具有发现差错功能的检错码,如循环冗余校验CRC码、自动请求重传ARQ等;(2)具有自动纠正差错功能的纠错码,如循环码中的BCH码
8、、RS码及卷积码、级联码、Turbo码;(3)既能检错又能纠错的信道编码,最典型的是混合ARQ,又称为HARQ。从结构和规律上分,信道编码编码可以分为两类:(1)线性码:监督关系方程是线性方程的信道编码,称为线性码。目前大多数实用化的信道编码均属于线性码,如线性分组码、线性卷积码都是经常采用的信道编码; (2)非线性码:一切监督关系方程均不满足线性规律的信道编码称为非线性码。2.2线性分组码2.2.1线性分组码的概念既是线性码又是分组码的编码称为线性分组码。线性分组码中信息码元和监督码元是用线性方程联系起来的。线性码建立在代数学群论基础上,线性码各许用码组的集合构成代数学中的群,因此,又称群码
9、。 (2-1)式2-1 称为监督方程式。式中,an-1-a1为信息码元,a0为监督码元。2.2.2线性分组码的主要性质(1)封闭性:任意两许用码组之和(模2和)仍为一许用码组;(2)码的最小距离等于非零码的最小重量。2.2.3线性分组码的基本原理下面以(7,3)分组码为例介绍线性分组码的基本原理。1.编码方程设输入的信息码元为: (2-2)输出的码组为: (2-3)输出码组中信息位为: (2-4)监督位: (2-5)将式2-4和式2-5写成相应的矩阵形式为: 1 0 0 1 1 1 0 (2-6) 0 1 0 0 1 1 1 =UG 0 0 1 1 1 0 1 若G=(I:Q),其中I为单位矩
10、阵,则称Q为系统(组织)码。G为生成矩阵,可见,如已知信息码组U与生成矩阵G,即可生成码组。2监督方程组将式2-6中后4位监督方程组改为: 将上述线性方程改写成为下列矩阵形式为: 1 0 1 1 0 0 0 0 1 1 1 0 1 0 0 = 0 (2-7)1 1 0 0 0 1 0 01 1 1 0 0 0 1 0式2-7可以表示为:HCT=0T。称H为监督矩阵,若H=(P I)其中I为单位矩阵,则称C为系统(组织)码。3.校正子方程若在接收端,接收信号为:Y=(y0,y1,yn-1)=X+n=Ce (2-8) 式2-8中:C=(C0,C1,,Cn-1) 为发送的码组,e=(e0,e1,en
11、-1)为传输中的误码,由HCT=0T可知,若传输中无差错,即e=0,则接收端必然要满足监督方程HCT=0T,若传输中有差错,即e0,则接收端监督方程应改为: (2-9)由式2-9求得校正子S为: (2-10)2.3循环冗余校验码(CRC码)2.3.1循环冗余校验码的概念 CRC(Cyclic Redundancy Check)又叫循环冗余校验码。是常用的校验码,在早期的通信中运用广泛,因为早期的通信技术不够可靠,如电磁波通信时受雷电等因素的影响。不可靠的通信就会带来“确认信息”的困扰。对通信的可靠性检查就需要“校验”,校验是从数据本身进行检查8。2.3.2循环冗余校验码的编码规则 CRC码是由
12、两部分组成,前部分是信息码,就是需要校验的信息,后部分是校验码,如果CRC码长共长n个bit,信息码长k个bit,就称为(n,k)码。它的编码规则:移位:将原信息码(kbit)左移r位(k+r=n)。相除:运用一个生成多项式g(x)(也可以看成二进制数)用模2除上面的式子,得到的余数就是校验码。 生成多项式应满足以下原则:(1)生成多项式的最高位和最低位必须为1;(2)当被传送信息(CRC码)任何一位发生错误时,被生成多项式做模2除后应该使余数不为0;不同位发生错误时,应该使余数不同;(3)对余数继续做模2除,应使余数循环。2.3.3 CRC码校验的原理CRC校验的基本思想是利用线性编码理论,
13、串行传送的信息M(x)是一串k位二进制序列,在它被发送的同时,被一个先选择“生成多项式”相除,“生成多项式”长r+1位,相除后得到r位的余数就是校验位,它拼接到原k位有效信息后面,即形成了CRC码9。CRC码到达接受方时,接受方的设备一方面接受CRC码,一方面用同样的方法与“生成多项式”相除,如果正好除尽,表示无信息差错,接受方去掉CRC码后面的r位校验,收下k位有效信息;如果不能除尽时,说明有信息的状态发生了转变,即出错了,一般要求重新传送一次或者立即纠错。2.4卷积码2.4.1卷积码的概念卷积码(又称为连环码)首先由麻省理工学院的Elias于1955年提出。卷积码不同于分组码之处在于:在任
14、意给定单元时刻,编码器输出的n个码元中,每一个码元不仅和此时刻输入的k个信息元有关,还与前面连续m个时刻输入的信息元有关10。2.4.2卷积码的编码原理卷积码通常用(n,k,m)表示,它是把k个信息比特编成n个编码比特,通常k和n很小,特别适宜于以串行方式传输信息,延时小。m为编码约束长度,说明编码过程中互相约束的码段个数。卷积码编码后的n个码元不仅与当前组的k个信息比特有关,而且与前m-1个输入的信息比特有关,这样编码过程中相互关联的码元有个。定义为卷积码的码率,码率和约束长度是衡量卷积码性能的两个重要参数。2.4.3卷积码的描述方法卷积码的编码描述方法分为两大类型:解析表示法和图形表示法。
15、1.解析表示法解析表示法包括离散卷积法、生成矩阵法、码多项式法等。下面以(2,1,2)卷积码为例,详细介绍离散卷积法。其余方法可参考相关文献,在此不再赘述。通常卷积码通过移位寄存器组成的网格结构来描述,(2,1,2)卷积码是由k=1即一个输入端,n=2即两个输出端,m=2即两级移位寄存器所组成的有限状态的有记忆系统。如图2-1所示。 图2-1 (2,1,2)卷积码的编码框图若输入信息序列为: (2-11)则对应输出为两个码字序列: (2-12)其相应编码方程可写为: (2-13)其中“”表示卷积运算,g1 g2表示编码器的两个脉冲冲激响应,即编码可由输入信息序列u和编码器的两个脉冲冲激响应,即
16、编码可由输入信息序列u和编码器的两个冲激响应的卷积得到。由于编码器有m=2级寄存器,当输入信息为u=(100)时,所观察到的两个输出序列的冲激响应至多可持续到k=m+1=2+1=3位,且可写成: =(111) (2-14) =(101) (2-15)若输入信息序列为: u=(10111)则有: (2-16)2图形表示法-状态图法利用FPGA设计中常用的有限状态机来描述卷积码的编码过程。首先,说明卷积编码器的状态。卷积编码器在下一时刻的输出取决于编码器当前的状态以及下一时刻的输入,是一种典型的米利状态机。其中编码器的当前状态就是目前各个移位寄存器中所存储的内容,随着信息序列的不断输入,编码器就不
17、断地从一个状态跳转到另一个状态,并输出相应的码序列。因此,编码器的可能状态数为2mk个。对于一个(2,1,2)卷积码编码器,已知k=1,m=2,mk=2,则其可能的状态数是22=4个。假设si表示某状态,i=0,1,2,3。在某j时刻,卷积码的输出可以表示为: (2-17) 由2-17式可知卷积码的输出取决于uj uj-1 uj-23个值,其中uj是当前的输入值,uj-1和uj-2是以前输入的两个值。如果要求出下一时刻的输出值,则需要知道当前的uj以及uj-1的值,当输入下一时刻的uj+1值时,就可以求出以及的值。所以为决定下一时刻编码器的输出。用当前时刻状态表示即可,如表2-1所示。表2-1
18、 寄存器状态表 0 0 a 0 1 c 1 0 b 1 1 d 下面给出二元(2,1,2)卷积码的状态图,如图2-2所示。图2-2卷积码状态图图2-2中圆圈中的数字表示状态,状态之间的连线与箭头表示转移方向,成为分支,分支上的数字表示由一个状态到另一个状态时的输出码字,而括号中数字表示相应的输入信息位。例如,若当前的状态为11,即d状态,则当下一时刻的输入信息位u1=0时,输出码字c1=01,下一个状态为状态c。如输入信息位u1=1,则输出码字为c1=10,下一时刻的状态为d。2.5 RS码2.5.1有限域的基本概念定义 设F是一个非空集,F的成员叫作元素或简称元。假设在F中规定了加法和乘法两
19、种运算,对于F中任意两个元素a和b,记加法运算的结果为a+b,叫作他们的和,记乘法运算的结果为ab,叫作它们的积,F对于加法和乘法运算是自封闭的,即要求:(1)对任意a,bF,有a+bF;(2)对任意a,bF,有abF。如果以下运算规则都成立:1.对任意a,bF,有a+b=b+a(加法交换律);2.对任意a,bF,有(a+b)+c=a+(b+c)(加法结合律);3.F中有一个元素,把它记作0,具有性质a+0=a,对一切aF;4.对任意aF,F中有一个元,把它记作-a,具有性质a+(-a)=0;1.对任意a,bF,有ab=ba(乘法交换律);2.对任意a,bF,有(ab)c=a(bc)(乘法结合
20、律);3.F中有一个不为零的元,把它记作1,具有性质a1=a;4.对任意aF,而a0,F中有一个元,把它记作a-1,具有性质aa-1=1;对任意a,b,cF,有a(b+c)=ab+ac(分配律)。则称F对于所规定的加法运算和乘法运算是一个“域”13。由上述定义可知,域是集合元素间的一种代数结构。域中任意两个元素的和仍是域中的元素,并且满足交换律和分配律。域中必定包括一个零元素(记作0)和一个单位元素(记作1)。域中每一个元素都有唯一的负元素使得任一元素与它的负元素之和为零。域中任意一个非零元素都有唯一的一个逆元素,使得任何元素与它的逆元素的积等于1。域F中元素的个数叫作F的阶,如果F的阶是无限
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