3.3伏、100兆采样频率、10比特流水线结构模数转换器的设计和低功耗实现.pdf

目录摘要.IAbstract.II第一章引言.11.1 概述.11.2 高速高精度模数转换器的应用.11.3国内外研究现状和本文的研究目标.21.4主要工作及论文的组织结构.4第二章系统结构设计.52.1 模数转换器的回顾.52.2 高速模数转换器的的介绍.52.2.1 全并行结构模数转换器.62.2.2两步式模数转换器.72.2.3流水线模数转换器.92.3流水线模数转换器的体系结构.102.4每级1.5比特的流水线模数转换器算法.132.5 1.5级流水线结构的实现.152.6非理想因素及其影响.162.7行为级系统仿真.17第三章 电路设计.203.1采样保持电路.203.1.1 概述.203.1.2底极板采样技术.213.1.3采样保持电路结构.223.1.4实际电路结构.243.1.5噪声和误差分析.273.1.6采样保持电路中开关的设计和优化.323.1.7低功耗高速运算放大器.343.1.8采样保持电路的总体性能仿真.403.2 余量增益电路.413.3 开关电容比较器.433.4 恒跨导偏置电路.453.5 子模数转换器与编码电路.463.6 数字校正电路.473.7总体误差分析和参数设计.48第一章引言3.7.1余量增益电路的增益误差分析.483.7.2比较器失调及数字校正技术.50第四章芯片实现.524.1时钟产生和分配电路.524.2偏置电流.544.3 参考电压转换与驱动.544.4 总体电路仿真.554.5版图设计和优化.564.5.1隔离与屏蔽.574.5.2匹配对称性的考虑.574.5.3版图总体考虑和布局.58第五章 芯片测试.605.1模数转换器的参数定义.605.1.2静态特性参数.605.1.3动态特性参数.625.2测试方案.645.2.1静态特性测试.645.2.2动态特性测试.655.3测试电路设计.655.3.1信号输入电路.655.3.2 参考电压.665.3.3 时钟电路.675.4 PCB设计.67第六章总结与展望.696.1总结.696.2未来工作展望.69参考文献.70致谢.73摘要本文在分析比较了各种高速模数转换器的特点后，完成了一个10比特3.3v 电源电压100MHz采样频率的流水线模数转换器的设计和芯片实现。模数转换器采川传统的每级L 5位结构，一共9级流水线结构。另外，电路子 模块的设计具有如下的特点：高增益、高带宽的运算放大器与改进的栅压自举(bootstrap)采样开关的结合大大提高了采样保持电路的精度和线性度；优化的 偏置电路提高了运放整体的一致性和稳定性；回踢噪声(kickback noise)很小的 动态比较器使模数转换器在高速采样时钟下能保持各级输出的模拟信号的稳定；双相非交叠时钟产生电路提高了时钟周期的利用率。为了得到低功耗的设计，从结构上选择了功耗相对较小的套筒式运放电路的 结构，并且使用动态比较器减小整体的功耗，止匕外，逐级缩小运放的尺寸以进一 步优化功耗。该模数转换器芯片采用Charter 0.35uin,3.3v,双层多晶，四层金属的CMOS 工艺混合信号工艺实现，有效面积为1.1*1.2 m#。芯片的整体功耗为142m肌 在 100MHz的采样频率时，对于42MHz的正弦信号，仿真具有58.7dB的SINAD。关键词：数模混合集成电路；模数转换器；流水线；栅压自举；双相非交叠 中图分类号：TN 432IAbstractThe thesis presents the design of a 3.3V 100MHz 10-bit pipeline Analog-to-Digital Convert following an analysis on various high speed A/D convert.It s a 1.5bit/stage pipeline ADC with 9 stages.Besides,the following technologies are taken:high-speed,high-gain OTA and improved bootstrap sample switches used in S/H,resulting in higher resolution and higher linearity;the dynamic comparators which are lack of kickback noise keep the analog signal from pipeline stage stable during the high frequency sampling phase;the two-phase non-overlapping clock generator is designed to make full use of the holding time.A proposed stable high-swing bias circuit is used for a wide-swing gain-boosting telescopic amplifier to improve the performance.In order to decrease the power of the whole chip,the telescopic architecture amplifier is used,which need least power of three traditional amplifiers,furthermore,the dynamic comparators help to decrease the power and the amplifer in each stage is scaled down gradually.This chip is being manufactured in Charter 0.35um double-poly four-metal CMOS mixed-signal process.The consumed die area is 1.2X 1.1mm2.The power dissipation is 142mW with 3.3v power supply.SNDR is 58.7dB when sampling 42MHz sinusoid input signal at 100MHz sampling clock.第一章引言第一章引言1.1 概述近些年来，随着计算机和微电子技术的高速发展，使系统级芯片成为当前 CMOS技术的一个发展潮流，明显的特征就是数字信号处理DSP）技术己经广泛 地应用于军事、民用领域的各个方面。数字技术也借此机会得到了飞速发展，各 技术领域的数字化程度不断加深。数字电路可以完成越来越多的功能，并且可以 替代已有的许多模拟电路实现的系统。如美国已经宣布在2006年9月全面停播模 拟电视，全部采川高清晰数字电视。虽然目前在信号传输和信号处理领域，大都采用数字系统进行信号处理。但 是，我们生活的自然界却是一个连续的模拟环境，来自于自然界的信号，如语音 信号、传感器信号等大多是模拟量，我们感知外界的方式也是模拟，并不能川数 字信号。和1的简单积累来等同。而且处理后的数字信号往往还要再转换为模拟信 号，以实现系统对外界的控制。因此在模拟世界和数字处理系统之间，必然要存 在转换接口。模数转换器（ADC）就是将模拟信号转换为数字信号的接口电路，它的功能是 把外界的模拟输入量转换为按照一定规则与之对成的数字编码。它是连接模拟佶 号和数字处理电路的桥梁，只有通过它，才能对外界模拟信号进行采集和处理。因此，模数转换器的发展就成为了系统级芯片发展的瓶颈。随着高速信号处理应 用的需求不断增加，模数转换器也必须向着高速度、高精度方向发展，以此满足 高分辨率图像、无线通信等领域的要求。1.2高速高精度模数转换器的应用随着无线网络技术、数字信号处理技术、计算机技术和高速数据采集技术的 不断发展，高速高精度的模数转换器被广泛应用于数字通信、自动控制等领域。像HDTV（高清晰数字电视）、数字摄像机、医疗成像设备以及便携式的数据通信 系统等，都对模数转换器的性能提出了更高的要求。数字无线电接收器是目前比 较典型的应用，它的出现对模数转换器的发展更是一个直接的推动力。数字无线 电概念和结构的提出，一直都被称为无线通信的革命，它使数字通信系统越来越 多的功能可以通过软件来定义和数字处理，提高了系统的灵活性和适应性。多年来模数转换技术一巳千里，令接收器可以更大量采川数字集成电路。图1.1就是数字无线电接收器基本结构图。接收器的数字电路越靠近天线，便越 1第一章引言能发挥接收的优势，将本来只能由模拟电路实现的部分信号前端处理（例如信道 切换、下变频、滤波、解调等）转换为由可编程数字处理芯片（DSP）来实现，用户 只需将不同的数字处理模块下载到DSP即可灵活切换信道接入方式，就可接收来 自不同发射系统的信号如果可以将模数转换器置于射频系统的输出端，就可以直 接进行射频取样。但是为了能够预先抑制不需要的带外信号，以及满足模数转换 器所需要的频率范围，已接收的佶号在输入模数转换器之前必须加以滤波，以及 自动增益控制。图1.1数字无线电接收器基本结构图因此很多数字接收器采用折中的方法，先由输出端的第一及第二中频级将模 拟信号转为数字信号，使带外信号还未进入模数转换器之前先接收滤波，也确保 部分信号在未进入模数转换器之前先行在模拟级接收自动增益控制，以尽量避免 带内信号过驱动模数转换器。使信号在进行模数转换之前可以达到最大的信号增 益。止匕外，如果采用中频取样及数字接收技术，则无需另外加入中频级如混频器、滤波器及放大器，有助于减低成本，而且系统设计工程师若采用可编程数字滤波 器取代固定的模拟滤波器，便可充分发挥设计上的灵活性。1.3国内外研究现状和本文的研究目标随着半导体技术的日益发展，数字技术相对于传统的模拟技术具有抗干扰能 力和稳定性强、电路结构简单、设计方便、集成度高以及灵活性和可移植性的特 点巳益突出。因此，混合信号集成的设计出现了一些新的趋势：模拟技术数字化;模数（A/D）和数模（A/D）转换器等模拟电路的速度随数字电路的速度的提高而 相应提高，成本和性能要求混合信号系统集成在单一芯片上。在过去的20年里，随着CMOS工艺水平的长足进步和数字系统设计软件的巳趋 成熟，使数字系统无论在处理能力还是处理速度上都取得了飞速的发展。相对而 言，模拟和数字接口电路的设计在很长一段时间内没有得到足够的重视，加之模 拟设计软件业不够成熟，模数接口电路的发展落后于数字电路的发展，因此，在 一些包括数模接口的电子系统，如数字电视视频系统和数字通信系统中，接口电 路的性能（如速度、精度）成为了限制整个系统性能的瓶颈。为了消除数模接口电路对系统性能造成的限制，在国际上，各著名大学和实 验室里都有大量的研究人员从事于各种模数转换器的结构与基础研发工作，其研 2第一章引言究目标主要集中在新型ADC系统结构、单元电路和具体的技术难点的突破;而公 司、生产厂家则主要对已经证实为准确、可靠的A/D转换技术，从设计、工艺、生产成本等方面进行改进和完善，以期让这些技术和产品尽快应用于军民用领 域。国外MAXIM,ADI,TI和美国国家半导体(National Semiconductor)等主要 设计生产模拟IC的这些专业化大公司的产品代表了当今国际模数转换技术的领 先水平。除此以外，随着更先进的CMOS工艺不断成川于数字电路，近年来在高 性能ADC领域出现了一个明显的发展趋势，即用“极限”工艺实现“极限”指 标，其采用的工艺与主流数字工艺的距离比以往大大缩小。精度10比特及以上的高速模数转换器广泛应用于数字视频和通讯系统中，为 了能够内嵌于单片数字系统，并适合便携设备使用，除了需要满足精度和速度的 要求外，也希望A/D转换器消耗尽可能低的功耗和芯片面积。考虑到流水线结构 可以在速度、精度、功耗和芯片面积之间达到最好的折衷，目前大多数视频芯片 中的A/D转换器都采用这种结构。不过高速模数转换器通常需要消耗大量的芯片 面积、功耗和设计时间，因此如何优化设计低功耗、高速、高精度流水线模数转 换器也成为国际数模混合信号设计领域的研究热点。表L 1列出了代表目前国外 先进水平的两个高速、10位低功耗A/D转换器的主要性能指标。第一个A/D转换器 由美国Analog Device公司设计的AD9215,第二个A/D转换器是Maxim公司生产的 MAX1180o表1.1两个10位高速、低功耗模数转换器的主要性能指标AD9215MAXI 180电源电压3V3.3分辨率1010INL0.65LSB0.75LSBDNL0.25LSB0.4LSB最大采样速率105MS/s105MS/sSINAD fs=105MS/s58dB 50Mhz57.6dB50Mhz最大功耗120mW125mW从上面的介绍可以看到，目前发达国家对高速数据转换电路的研究开发已经达到 了很高的水平，由于各种原因，国内模数转换器的发展起步较晚，研究水平较为 落后，自主研发的产品进入市场的不多，而且主要集中在全并行、积分型、逐 次逼近型等低精度高速或低速高精度的结构上，高速、高精度的模数转换器研究 3第一章引言尚不多见。这严重限制了我国在集成电路设计尤其是系统集成方面的发展。为了 缩短与国外先进水平之间的差距，我们急需加强在这个领域的研究。本论文针对 3.3V电压的低功耗要求，设计一个功耗150mW以下的10比特100MHz采样频率的 流水线结构模数转换器。从系统设计到最终芯片测试的全流程上探讨高速模数转 换器的设计理论和测试方法，并提出了一些创新思想，希望论文期间所做的研究 能给高速高精度模数转换器的设计研究起到一定的借鉴作川。1.4主要工作及论文的组织结构在论文工作期间，作者查阅了大量有关数据转换方面的资料，较系统地研究 了各种数据转换器的结构和性能，设计完成了一个3.3V电源电压lObit lOOMS/s 流水线A/D转换器。A/D转换器已经完成电路版图设计并进行流片。基于速度、精度、功耗之间最好的优化和折中考虑，本模数转换器采川了L 5 位的9级流水线结构实现，并在低功耗、高速和高精度三个方面做了细致的研究 工作，主要有：（1）研究并比较了流水线模数转换器的多级算法，对L5位/级 流水线模数的结构和校正算法进行分析；（2）建立流水线模数转换器的部分模 型，包括了运放的各种非理想因素和各级电容匹配等主要误差源，初步确定电路 各级的性能参数；（3）高速增益自举低功耗跨导运算放大器（OTA）设计；（4）采用改进型栅压自举（Bootstrap）采样开关来提高采样保持电路的精度与线性；（5）在运算放大器中采用新型结构的偏置电路，提高了运放的稳定性。论文的组织结构如下：第二章首先介绍了模数转换器结构的发展，接着介绍了普遍采用的1.5位/级流水线模数转换器的结构和算法。最后一部分介绍了流水线模数转换器的电路 实现方法，并且提出了每级流水线精度要求。第三章中主要介绍了 ADC各模块的技术背景和具体电路实现。第四章中讨论了芯片最终实现时的一些全局考虑因素和版图的设计。第五章研究了高速ADC的测试理论和方法，介绍了具体测试电路的设计。第六章是总结和未来工作的展望。4第二章系统结构设计第二章系统结构设计2.1 模数转换器的回顾A/D转换器的雏形最早是伴随着PCM(pulse code modulation)技术在电话中 的使川出现在上个世纪30年代的。然而，直到上个世纪50年代，随着数字计算 机和各种航空器及导弹数据处理系统的出现，A/D转换器才获得了进一步的发 展。近20年，由于深亚微米集成技术的日趋成熟，促使A/D转换器发生了从分 立实现到单片集成的革命。早期用分立元件实现的A/D转换器，不仅成本高、而且体积和功耗也大的惊人。单片集成A/D转换器的各方面性能都远远超过了 它的前辈，随着数字技术的发展，模数转换器主要的应用领域不断拓宽，广泛应 用于多媒体、通讯、自动化、仪器仪表等领域，同时模数转换器也有了长足的进 步和发展。现在人们对转换器性能的要求越来越高,其技术难度越来越大，但是 对模数转换技术的研究开发更加活跃，不断将产品向更高性能推进。新型的模数 转换器正朝着结构不断简化、低功耗、高速、高分辨率的方向发展，同时还要考 虑体积、便捷、多功能、与计算机及通信网络的兼容性。2.2 高速模数转换器的的介绍在A/D转换器的发展过程中，出现了许多种体系结构。不同的结构侧重于 不同的需求，有的侧重于高精度，有的侧重于高速度，有的侧重于低功耗，有的 侧重于低硬件消耗。在当今各种A/D转换器中，按基本的转换原理划分，可分 为奈奎斯特(Nyquist)A/D转换器和过采样(Oversampling)A/D转换器。对于奈奎斯通A/D转换器，其主要特征是：每一个被采样的模拟信号都被 转换为唯一与之相对应的数字信号，即采样速率和转换速率相同。而过采样型是 一类通过提高过采样比(采样速率与转换速率的比值)来达到高动态范围的A/D 转换器。在目前所有的A/D转换器中，过采样型是精度最高的，但由这类转换 器从本质上是通过牺牲速度来换取高动态范围的，所以它的转换速率较低(一般 小于lOMS/s),这种转换器广泛用于音频处理、图像处理等低速、高动态范围 领域。目前，大多数的高速A/D转换器都属于Nyquist型，其中包括快闪型、两 步快闪型、主从型、折叠插值型、积分型和流水线型等。表2.1是简单概括和比较了上述各种模数转换器结构和性能特点，同时明显 的体现了模数转换器在速度、精度、功耗这三个方面是重要的约束条件，他们之 间并非相互独立,而是存在相互联系、相互制约的辩证关系。任何一个体系结构 的模数转换换器都无法使上述三个约束条件同时达到最优，而只能在它们之间折5第二章系统结构设计表2.1各类模数转换器的结构特点中。结构速度精度功耗典型应用全并行 内插式快 快低 低高 较高通信、雷达、高速数据读 取两步式 折叠式 流水线较快中等中等数据通信、视频等逐次比较型 算法型 积分型中等较高较低音频、自动控制、仪表等过采样型较慢高中音频、通信、精密测试等可见，在数据转换速率较高的场合（几十MHz以上）可以采用全并行，内插型,两步式，折叠式，流水线等模数转换器结构。结合高速高精度的设计要求，流水 线式模数转换器在几个约束条件之间折中，而且功耗相对较低，因此也是本文要 关注的重点。2.2.1全并行结构模数转换器全并行结构的模数转换器最早出现于1959年，这种转换器的特点是结构十 分简单，而且速度非常快，缺点是分辨率不高，一般在10比特以下。因此在目 前的情况下，这种结构主要应用在高速、中等分辨率领域。基本的全并行模数转换器通常是由2n-l个并行比较器、参考电压和二进制 译码电路组成的。基准间隔为Vfs/211（即LSB）。如图2.1所示。该电路采用并 行比较方式，模拟输入佶号送入每个比较器，并于电阻分压网络提供的参考电压 分别进行比较，然后把比较结果输入优先编码的译码器进行编码，并最终输出N 位二进制代码。这种结构的模数转换器实现一次变化只需要比较一次，所以其变 换速度非常快，但是其缺点也是十分明显的，那就是需要的比较器的个数（2上1）将随着转换器的位数n的增加而指数增加。对于一个10比特全并行结构的模数转 换器，需要1023个比较器，这将消耗相当可观的功耗，占有的芯片面积和输入 电容也与分辨率成指数关系；其次，如此多的比较器都要靠一个采样/保持电路 驱动，相当于采样/保持电路带了一个非常大的电容，这将使其建立时间显著增 加，从而使A/D转换器的速度变慢；第三，每一个比较器的失调误差和电阻之间 的匹配误差都将在A/D转换器中引入非线性误差，因此必须控制在1/2LSB6第二章系统结构设计VreHAnalog Reference VoltageVref-Digital output图2.1全并行A/D转换器之内，对于一个10比特精度的A/D转换器来说，要将误差控制在范围内是相当 困难的，因此，比较器的输入失调限制了全并行模数转换器所能达到的分辨率。为了提高它的分辨率，可以采取一些补偿措施，如采用自校零技术等。但是分辨 率的提高是以速度的降低为代价的。所以，在CMOS工艺中，这种结构主要川 来设计高速、中低分辨率的ADC。2.2.2两步式模数转换器为了提高分辨率，并能保持较高的转换速率，在全并行模数转换结构的基础 上，两步式结构模数转换器被提出，它的体系结构如图2.2所示。这种A/D转 换器由一个采样/保持放大器（SHA）、两级位数相同的全并行模数转换器（分别 川于高位和低位量化）、一个D/A转换器和一个减法器构成。全并行结构只需一 步就得到完整的一组数据，而它一共需要两步才能产生一组数据。在第一步，采样/保持电路输入信号,在保持阶段,第一个模数转换器对信号 进行量化，产生高位的数据（MSB）,然后一个D/A转换器把这个数据变回到模拟 7第二章系统结构设计信号，并与输入的模拟信号相减。在第二步，减出的余量送入第二级模数转换器 中量化，并产生低位的数据(LSB)。最终输出的数据由高位数据和低数据位组图2.2两步式A/D转换器成。由于低位数据的产生要经过两次A/D变换，因此两步式结构的转换时间要比 全并行的结构长一些，但仍然是非常快的。然而，由于两步快闪需要的比较器远 远少于同样位数的全快闪结构，因此大大地节省了功耗和芯片面积(例如，同样 是10位分辨率，全快闪需要1023个比较器，而两步快闪由于每一个的比较位数 都是5位，所以仅需要31+31=62个)。两步式模数转换器的主要优点是减少了比较器的数目，因此它消耗的功耗、占有的芯片面积和输入电容都比全并行的模数转换器小。不过，由于两次子模数 转换都需要在采样保持电路的保持周期进行，因此需要三个时钟周期完成一次转 换，整体转换周期长，转换速率不高；信号在通信中没有增益，第二级比较器精 度要求较高，不利于设计。两步快闪结构经常被用于8位以上分辨率的高速应用 中。为了改进两步式结构的不足，图2.3是一种改进的两步式结构，与图2.2的 结构相比，它在余量输出和低位子模数转换器之间增加了一个采样/保持电路，并在高位的数据输出之后增加了一个延迟单元。两个采样/保持电路在同步时钟 控制下工作。在第一个周期，输入采样/保持电路(SH1)对模拟输入信号采样，并把采样到的值保持到余量计算完成，完成高位数据的量化；在第二个周期，级 间保持电路(SH2)保持余量值，同时低位A/D转换器对余量进行变换。显然，由于增加了级间采样/保持电路,在低位A/D转换器进行转换的同时,输入采样电路可以进行下一次采样。这样，高位和低位快闪被级间采样/保持电 路分成了两级，分别独立地进行高位和低位转换，因此使速度比改进前提高了近 8第二章系统结构设计一倍。由于对高位和低位的转换相差一个周期，为了保证数据同步，要在高位数 据后加一个移位寄存器对其延迟。这样，在模拟输入信号和数字输出信号之间会图2.3改进型两步式A/D转换器有2个周期的延迟，这个延迟被称为转换器的“latency”。上面的这种操作方式就是所谓的流水线操作方式，改进的两步式模数转换器 的结构其实就是流水线模数转换器的雏形。它克服了两步快闪结构上的缺陷，充 分地利用了硬件资源，使速度和精度达到了几乎完美的优化。2.2.3流水线模数转换器1987年，第一个单片集成的CMOS流水线A/D转换器被设计成功。此后的 十几年，这种结构获得了不断的改进，成为高速、高精度A/D转换器的主流产 品O流水线型ADC主要是针对全并行ADC的上述缺点，在改进两步式模数转换 器的基础上面，把模数变换分成了几个子变换部分来实现。如图2.4所示，流水 线结构模式周期由m级流水线来构成，每一级都包含采样保持电路、低分辨率的 子模数转换器、子数模转换器电路、余量和增益电路（最后一部分没有DAC）。电路工作时,前一级采样保持电路采集的样本信号一路送入与其配套的子模 数转换器变为k位二进制数字信号,另一路送入减法器与相应k位的子数模转换 电路的输出信号相减,其结果经过放大后送入下一级采样保持电路,接着实现与 前一级相同的运算与变换过程。最后，由数字误差校正电路对每部分子模数转换 器输出的数字信号统一进行校正,并最终输出n位二进制代码信号。由于每级都 有内部的采样保持电路，所以它们能同时进行数据的转换，这就保证了流水线模 数转换器每个时钟周期产生一次转换输出。从整个转换过程来看，流水线工作方式可以看作是审行的，但就每一步转换 来看，是并行工作的。因而总的最大转换速率取决于单级电路的最大速度，而且,9第二章系统结构设计总的转换速率与流水线结构的级数没有关系。总之，流水线模数转换器所完成的功能就是一个不断地求商取余数，并把余 数放大相应的倍数，然后重复相同的操作，直到达到最终所需要的结果。流水线结构的最大优势在于速度、精度、功耗等方面的很好的平衡，而且可 以工作在更低的电压条件下。两步式转换器虽然达到了降低硬件消耗的目的，但 它所需要的比较器数目仍然和转换器的分辨率成指数关系，而且在第二个模数转 换器中需要高精度的比较器。与两步式主要的不同之处在于：（1）流水线结构 每一级均有采样保持电路，所以各级可以同步处理，提高数据输出的效率，这也 正是流水线的概念。（2）级间放大器的增益大于1,后级的非线性效应会被前 级的增益所衰减,降低后极电路的要求以进一步优化功耗和面积。数字校正算 法和冗余自校正的技术,可以把电路非理想因素队线性的影响减到最小,放宽对 比较器失调的要求，可以采用动态比较器减小功耗。基于以上的这些特点,流水线型模数转换在保持较高转换速率的同时,其电 路规模和功耗与分辨率接近线性关系而不是随分辨率提高大幅指数增加。2.3流水线模数转换器的体系结构流水线结构的基本思想就是把总体上要求的转换精度平均分配到每一级，每 一级的转换结果合并在一起可以得到最终的转换结果。流水线结构的转换率几乎 与级数无关。每一级可以有不同的位数。最简单的是1位，每一级只要1个比较器，缺点是 没有校准位；对于7位以上精度的转换器，必须要有校准功能。每一级的冗余放 大器放大输入信号与D/A转换器的输出信号的差值电压是整个电路的主要瓶颈；10第二章系统结构设计随着每一级位数的增加，放大器增益G要求增大，同时，带宽也将按同比例大幅 减小。因此，如何确定流水线的每级转换位数是一个重要的问题，流水线结构的 模数转换器每一级所完成的转换精度依赖于具体应用中所要求的转换速度和转 换精度。因为它决定了为达到所要求的精度系统所需要的级数和级间增益倍数。这些又决定了系统如何在面积和转换速度间取舍。研究单级分辨率与线性度的关系，可以得出结论：从线性度的角度出发，希 望大的单级分辨率，但若A/D转换器采用了冗余位和数字校正，且级间增益至少 为2,则其对线性度的作用不大。一般来说，一些低速高精度的模数转换器往往 每级的转换精度较高，比如说每级4比特，而一些对速度要求较高的模数转换器图2.5每级1.5位的9级流水线结构模数转换器往往每级的转换精度较低，最低的就是2比特。对于N位的转换精度，流水线每一 级内部都需要一个放大倍数2k的放大器来放大余数。这一放大器的带宽决定了 整个模数转换器信号通道的带宽。由于运算放大器的增益带宽乘积在一定的功耗 和一定的工艺下是基本恒定的，所以放大器的闭环放大倍数越低，放大器的带宽 也就越大，整个模数转换器的能达到的速度也就越高。2比特/级的流水线结构非 常简单，通道带宽最大，而且在设计过程中可以共用或者节省很多部件，因此一 度获得广泛的应川。从单级分辨率与速度、功耗的关系看，低采样率下，采用大的单级分辨率功 耗较小，但存在与工艺相关的拐点频率，超过它之后，较小的单级分辨率功耗较 小。在高频A/D转换器设计中，采川最小的单级分辨率能获得最大的转换率及最 小的芯片功耗。11第二章系统结构设计每级产生2位输出,其中1位作为冗余校正位,通常称之为每级1.5的流水线结 构,如图2.5所示。1.5比特/级的结构能够比较方便的校正电路中一些非理想因素 造成的误差，而且，由于它对比较器失调不敏感，使得电路可采用动态比较器来 减小静态功耗。每级的子模数转换器只需要两个比较器，每个比较器只需要两个 比较电平，并且在把数字电平转换成模拟量的过程中，只需要两个参考电平。它 极大的简化了MDAC电路的设计，同时级间增益为2也使得采样保持放大器在给定 功耗下可以获得最大的带宽。因此，在目前的高速流水线模数转换器设计中，每 级1.5比特是常见的结构。本篇论文中采用的9级1.5比特/级的10位流水线结构模数转换器。模拟输入 在采样保持电路后由第一级内部的子模数转换器产生两位数字输出，同时作为第 二级余量增益电路(MDAC)的输入，与保持的输入信号和减，余量放大2倍。这 之后每级均量化两位输出，9级共产生18位的数字输出，最后一级是标准的两位 全并行结构，无需校正。18位的数字输出经过延时对齐后由数字校正电路通过冗 余信息消除比较器失调误差，并产生最终的10位量化输出。图2.6是流水线模数转换器工作的时序分配示意图。流水线结构采用两相非 交叠时钟交替工作，相邻两级电路分别处于采样和保持两个不同的阶段，即奇数 级电路进行采样的时候，偶数级电路保持，偶数级电路进行采样的时候，奇数级 电路对数据进行保持。Hold for even numbered stageclklSample for even numbered stageclk2Hold for odd numbered stageSample for odd numbered stage图2.6流水线的时序分配图图2.7各级量化输出的同步图2.7是流水线模数转换器的同步方案，由于采用两相时钟，相邻两级相差 半个时钟周期的延时，所以相邻两级产生的数字信号需要川不同时钟沿进行锁存 和对齐，也就是说第一级的输出延时半个时钟周期以后与第二级输出对齐，再 将这对齐后的4位输出延时半个时钟周期与第三级的输出对齐，这样经过四个时 钟周期的延时后，所有的18位数字输出可以对齐以进行数字校正。12第二章系统结构设计2.4每级1.5比特的流水线模数转换器算法在流水线模数转换器的发展过程中，出现过许多的校正算法，其中最成功的 算法是1992年由Stephen H.Lewis提出的数字校正算法。这种算法的最大优点是 可以在很大程度上消除比较器的失调，而且很容易实现。因此，采用这种算法的 模数转换器具有达到更高分辨率的潜力。下面就以每级L 5位的流水线结构来介 绍这个算法。每级1.5位算法的模数转换器中有两个比较器和两个判决电平，比较器的输 出通过编码逻辑电路后，得到的模数转换器输出为00、01、10三个编码。流水线 中前8级的转换曲线如图2.8所示，传输函数的关系如下：2VX+Vref-Vref 4=01（二进缶Do0（十进缶U）V(n)=2Y-4 Yef-Xn+-V-ef 二,di=01（二进缶Do 1（十进制）2VVef+V-ef V%4=10（二进制）o2（十进制）从传输函数关系和转换曲线图可以看出，只需要两个判决电平-0.5LSB、0.5LSB,每一级的子模数转换器的转换范围都是4LSB（-2LSB-2LSB）o只要任 何一个判决电平的偏移距离不超过1/2LSB,都能够保证最终得出的余量增益被限 制在一2LSB2LSB的范围以内，也就是没有超出下一级的转换范围，不会因为下 一级过载而引入非线性误差。这就意味着，只要子模数转换器的非线性误差小于 1/2LSB,该非线性误差都可以被后续的数字校正电路修正。13第二章系统结构设计最后一级不可以校正，所以需要有三个标准的转换电平，仅为一个电压比较 型的2位ADC,转换曲线如图2.9所示，其量化输出函数如下：矿 矿 if匕“/2 0M”/2/2匕0 Vt-Vref/2d=3(ll)2 d=2(10)2 d=l(01)2 d=0(00)2所谓数字校正电路就是根据流水线直接输出的数据位，纠正其中的子模数 转换器引入的非线性误差，从而得到最终的无冗余的数据位。考察直接相联系的 两级，分别称为当前级和下一级，假设下一级的两位数字信号已经被校正，校正 后的数据位分别称为bOc和aOc,而当前级的未校正的两位数据位分别称为bl和 al,那么可以根据简单的逻辑关系得出当前级校正后的数据位blc和ale。实际上 只要有bOc、bl、al就可以决定出blc和ale。也就是说，知道当前级的输出数据 和当前级的余数是大于零还是小于零，就可以唯一的确定出校正后的数据。比如 说当前级输出00,余数小于零，则校正后的数据仍然为00,如果余数大于零，则 校正后的数据为01。依此类推，可以得到完整的逻辑关系。D H,1 D L,1D H,2 D L,2D H,8 D 1,8+D H,9 D l,9dio dg d2 di do图2.10数字校正算法图2.10是数字误差校正算法的示意图，其中DH(n)、DL(n)分别表示第n 级数据输出的高位和低位。如果整个模数转换器的量程为-Vref,Vref,那么这 种结构的最大优点在于它可以完全消除SUB-ADC中，比较器不大于Vref/4的失调 误差。从图中可看出，这种算法的原理其实很简单，只需把每一级输出的量化值 错位相加即可得到最终的量化值。14第二章系统结构设计2.5 1.5级流水线结构的实现如图2.5所示的，采用L 5位/级结构的流水线模数转换器一共有9级，每 一级由子模数转换器产生2位的输出，并从输入信号中减去，将得到的余量进行 2倍放大。电路在每级之间都由开关电容采样电路作为级间缓冲，来保证流程的 一致性。产生的18位数字结果通过数字校正电路得到最终的10比特输出。每一级的结构框图如图2.11所示，由开关电容结构来实现流水线模数转换 器。为了简化说明，选择了单端的结构来解释电路原理，实际的电路都是采用全 差分的形式实现的。电路选择了开关电容的结构，整个模块在两相非交叠时钟的图2.n开关电容电路实现的每级流水线控制下工作。在第一个时钟周期，输入信号被送入SUB-ADC中，输入信号的幅度 从-VrefVref（差分输入）。与此同时，CK1闭合，Cs和Cf采样输入信号。在 第一个时钟周期结束的时候，输入信号通过Cs和Cf被采样并且保持。在第二个 时钟周期，CK1断开，CK2闭合，Cf连接电路形成负反馈的模式，而此时Cs的 底极板连接到DAC的输出端。这一结构在Vo端得到一级的余量。SUB-ADC的输 出同时决定了 DAC的输出电压Vdac。因此，得到输出端的关系式如下：K=C(1+/-%c(1+汁)匕(l+-)Vi+Vref匕力-W晨/一W 匕 +W匕力 ref在1.5位/级的流水线结构中，两个电容的比值Cs/Cf决定了各级之间的增 益，为了实现传输函数中的2倍增益，选择Cs二Cf。15第二章系统结构设计2.6 非理想因素及其影响一般的，在开关电容流水线结构模数转换器中，误差主要来源于热噪声和 下述因为工艺而使电路实现时候的非理想因素：比较器失调、采样开关时钟馈通 和电荷注入效应、运放的有限开环增益和电容失配等。其中热噪声是一种随机误 差，它构成模数转换器输出频谱中的噪声底部，其均方值与KT/C的平方根成正 比。流水线结构中，由于这些非理想因素的存在，使得每一级的输入输出特性 都与理想的转移特性有所不同，并且不同的非理性因素对输入输出特性的影响也 各不相同。以2-bit的传输曲线为例，电路的正常输入范围为(-Vref,Vref),由于实际 电路中各种非理想因素的存在，图2.12种所示的输入输出转移特性与理想的有 所不同。具体的说，电容失配、运放有限开环增益等弓I起的级间增益的变化将改变 线段La、Lb、Lc等的斜率；开关时钟馈通和电荷注入、运放输入失调将导致输 入输出曲线在垂直方向上的整体移动；比较器失调将使阶越点A、B、C等在水平 方向上移动；最后，MDAC的非线性使得各个阶越点处的阶越高度Ta、Tb、Tc等 各不相同。对应于不