计算机组成原理实验-2.1-总线与寄存器--赖晓铮讲解学习.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,计算机组成原理实验 2.1 总线与寄存器 赖晓铮,（一）总线与寄存器 实验 电路图,拨码开关与总线缓冲器（注意观察,74LS244,左右电平）,三态门,74LS244,【1】,总线实验,实验步骤：,#SW_BUS=#R0_BUS=#DR_BUS=#SFT_BUS=1,；,启动仿真，手动拨码开关在总线,DIN,上置位数据,0 x55,。比较拨码开关所在的总线,DIN,与,总线,BUS,上的数据,。,令,#SW_BUS=0,，三态门,74LS244,导通，记录,BUS,总线上的数据，与总线,BIN,相比较：,BUS_7,BUS_6,BUS_5,BUS_4,BUS_3,BUS_2,BUS_1,BUS_0,BUS总线,单位,D,触发器：,74LS74,四位,D,触发器：,74LS175,D,触发器逻辑功能表,【2】D,触发器实验,实验步骤：,令,#R0_BUS=#DR_BUS=#SFT_BUS=1,，,#SW_BUS=0,，启,动仿真，手动拨码开关输入数据到,BUS,总线，改变,74LS74,的,D,端（即,BUS,总线的,BUS_0,）状态，按照,后页逻辑功能,表置位,74LS74,的,#Sd,端、,#Rd,端，观察并记录,CLK,端上升沿、下降沿跳变时刻,的,Q,端和,#Q,端状态,。,手动拨码开关输入数据到,BUS,总线，使,74LS175,的,D,端（即,BUS,总线的,BUS_0,）分别接高，低电平，观察并记录,CLK,上升沿、下降沿跳变时刻,的,Q,端、,#Q,端状态。观察当,74LS175,的端置,0,后，,74LS175,输出,Q,端、,#Q,端的变化。比较,74LS175,和,74LS74,的异同,。,寄存器,R0,：,74LS374,数据缓冲寄存器,DR,：,74LS273,74LS273&374,逻辑功能表,【3】,寄存器实验,实验步骤：,令,#R0_BUS=#DR_BUS=#SFT_BUS=1,；,#SW_BUS=0,，,启动仿真，三态门,74LS244,导通，手动拨码开关输入数据,0 xAA,到总线，,观察,此时寄存器,74LS374,和,74LS273,输出端的状态,。,令寄存器,R0,（,74LS374,）,的,R0_CLK,端上升沿跳变，把总线上的数据,0 xAA,存入,R0,。,令,#SW_BUS=1,，三态门,74LS244,阻断，观察总线,BUS,的状态。,令,#R0_BUS=0,，,74LS374,输出选通，,观察,总线,BUS,的状态。,令寄存器,DR,（,74LS273,）的,DR_CLK,端上升沿跳变，把总线上的,0 xAA,数据存入,DR,。观察寄存器,74LS273,的输出端,。,再令,#R0_BUS=1,；观察寄存器,74LS374,的输出端,，,请比较器件,74LS244,、,74LS273,和,74LS374,的异同。,【3】,寄存器实验,实验步骤：,7,）,手动拨码开关输入新数据,0 x55,到总线,BUS,（,#SW_BUS=0,）。此时，新的数据会冲掉,R0,寄存器保存的原有数据,0 xAA,么？若再令,#R0_BUS=0,，会出现什么情况？,8,）,假设手动拨码开关分别打入数据,0 xAA,和,0 x55,到,R0,寄存器（,74LS374,）和,DR,寄存器（,74LS273,），并且同时令,#R0_BUS=0,和,#DR_BUS=0,，会出现什么情况？在总线上可以同时选择多个寄存器输出（导通输出端三态门）,么,？,四位双向移位寄存器,74LS194,【4】,移位寄存器实验,实验步骤：,令,#R0_BUS=#DR_BUS=#SFT_BUS=1,，,#SW_BUS=0,；启动仿真，通过拨码开关送入总线,BUS,任意八位二进制数，赋值,74LS194,的输入端,D,0,D,1,D,2,D,3,。按照,后页的逻辑功能,表置位,74LS194,的,MR,、,S,1,、,S,0,、,S,L,、,S,R,端，观察,并,记录,CLK,端上升沿,和,下降沿跳变时刻输出端,Q,0,Q,1,Q,2,Q,3,的状态,。,移位寄存器,74LS194,的“左移”功能可以作为把寄存器存储的,8,位二进制数据做“,2,”的乘法操作；其“右移”功能则作为把寄存器存储的,8,位二进制数据做“,2,”的除法操作。请问在执行上述操作的过程中，,74LS194,的,S,L,端和,S,R,端应该连接“,1,”还是“,0,”？,思考题：,为何常见的,CPU,都是,8,位、,16,位或,32,位总线？可以使用,7,位或,10,位的总线么？计算机总线的位数是由什么决定的？,32,位,CPU,是否,一定比,8,位,CPU,的处理能力强？,74LS194,的,S,L,端和,S,R,端是提供,D,0,D,1,D,2,D,3,端移入数据还是保存,D,0,D,1,D,2,D,3,端移出数据？假设要保存,74LS194,的,D,0,D,1,D,2,D,3,端移出的数据，该怎么修改寄存器电路？,把原码数据,0 x5A,和,0 x9A,分别加载到移位寄存器,74LS194,，然后两个数据都分别执行一次“左移”（即“,2,”乘法操作）。请问哪个数据会出现错误？,假设,把补码数据,0 x5A,和,0 x9A,加载到移位寄存器,74LS194,中，分别执行一次“左移”（即“,2,”乘法操作），请问哪些数据会出现错误？,（一）总线与寄存器 实验,The End!,此课件下载可自行编辑修改，仅供参考！感谢您的支持，我们努力做得更好！谢谢,