触发器集成电路设计Cadence软件模拟仿真.docx
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1、专业综合技能训练报告JK触发器的设计 一、 实验目的:1、熟悉UNIX的概念与基本操作;2、掌握 Cadence软件的基本操作;3、了解Schematic设计环境4、掌握原理图的设计方法5、熟悉前仿真参数设置和仿真步骤6、学会验证仿真结果二、实验原理1、JK触发器的构造及功能:触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最基本逻辑单元。本次是用MOS 器件设计一个JK触发器,通过JK 触发器的功能设计电路图,再转换为MOS 器件的电路。触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态,即0和1,在一定的外界信号作用下
2、,可以从一个稳定状态翻转到另一个稳定状态。由于采用的电路结构形式不同,触发信号的触发方式也不一样。根据触发方式触发器可分为电平触发、脉冲触发和边沿触发。电平触发方式结构简单、触发速度快。在时钟信号有效电平期间(CLK=1 或CLK=0),触发器总是处于可翻转状态,输入信号的变化都会引起触发器状态的变化。在时钟信号无效电平期间,触发器状态保持不变。因此,在时钟信号有效电平宽度较宽时,触发器会连续不停地翻转。如果要求每来一个CLK 脉冲触发器仅翻转一次的话,则对时钟脉的有效电平的宽度要求极为苛刻,所以实际中应用并不广泛。边沿触发方式的特点是:触发器只在时钟跳转时刻发生翻转,而在C=1 或C=0 期
3、间,输入端的任何变化都不影响输出。主从型JK 触发器:由主从型JK 触发器转换的各种功能的触发器都属于主从触发方式。这种触发方式的工作特点是:克服了在CLK 有效电平期间多次翻转现象,具有一次翻转特性。就是说,在CLK 有效电平期间,主触发器接受了输入信号发生一次翻转后,主触发器状态就一直保持不变,也不再随输入信号J.K的变化而变化。一次翻转特性有利有弊:利在于克服了空翻现象;弊是带来了抗干扰能力差的问题。本次设计研究的是下降沿跳变主从JK 触发器。主从触发器的原理图如图所示:若J = 1、K = 0 则CLK = 1 时主触发器置1(原来是0 置成1,原来是1 则保持1),待CLK = 0
4、后从触发器亦随之置1,即Q* = 1。若J = 0 = 则CLK = 1 时主触发器置0 原来是0则置成1,待CLK =0 以后从触发器亦随之置0,即Q*= 0。若= = 0,则由于门 7、 8 被封锁,触发器保持原来状态不变,即Q* = Q。若= = 1,需要分两种情况考虑。第一种情况是Q = 0。这时门 8 被端的低电平封锁,CLK = 1时仅 7 输出低电平信号,故主触发器置1,CLK= 0 后从触发器亦随之置1,即Q* = 1;第二种情况是Q = 1。这时门 7 被端的低电平封锁,CLK = 1 时仅 8输出低电平信号,故主触发器置,CLK = 后从触发器亦随之置,即Q* = 。2、电
5、路设计思路:由原理图可知主从JK 触发器是由八个与非门和一个反相器构成。所以现在设计与非门的原理图。根据MOS管的特点设计的与非门的原理图如图2所示: 反相器的设计和与非门的一样,反相器的原理图如图3 所示: 当输入电压Vi=0 时,Tp 导通,Tn 截止。导通后的PMOS 管的电阻很小,所以输出电压Vo 就近似等于Vdd,也就是输出高电平。当输入电压为高电平时,Tn 导通,Tp 截止。截止时的PMOS 管的电阻非常大。所以输出电压接近于0,也就是输出低电平。三、 原理图绘制:本次设计采用0.18nm工艺库,根据原理图和与非门、反相器的构成调用元件,器件参数:PMOS珊宽800nm,珊长:18
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