第七章-中断控制器.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,第十五讲：8086/8088中断系统,重点：,8086/8088中断系统，中断控制器Intel8259A的性能概述，内、外部结构，工作过程，工作方式等。,一、中断分类及中断类型码,中断源,：引起中断的原因或发出中断请求的设备称为中断源。,1、中断的分类,共分为两类：硬件中断和软件中断,硬件中断,：由外部硬件产生的中断，如打印机、键盘等，也称为外部中断。可分为两类：不可屏蔽中断和可屏蔽中断。,不可屏蔽中断：由NMI引脚引入，不受中断允许标志的影响，每个系统仅允许有一个，用来处理紧急情况，如掉电处理。这种中断一旦发生，系统会立即响应。,可屏蔽中断：由INTR引脚引入，受中断允许标志的影响，当IF1时，可屏蔽中断才能进入CPU，可屏蔽中断可有多个，一般通过优先级排队，从多个中断源中选出一个进行处理。,软件中断,（内部中断）：根据某条指令或对标志寄存器中某个标志的设置产生，与硬件电路无关，如除数为0，或用INT n指令产生。,溢出中断由INTO指令引起,断点中断由INT3指令引起,单步由标志TF引起，不对应指令,除0中断由计算结果引起，不对应指令,二、中断向量和中断向量表,中断向量,：中断服务子程序的入口地址。,中断向量表,：将中断向量按一定规律排列成的表。,三、中断响应过程与时序,1、硬件中断的响应过程,硬件中断指的是从NMI进入的非屏蔽中断或从INTR进入的可屏蔽中断。对可屏蔽中断，,响应过程为：,CPU在INTR上接到一个中断请求信号，如果IF1，CPU在当前指令执行完以后开始响应中断请求，在INTA*连续发两个负脉冲，外设在第二个负脉冲到来后，向数据线上送出中断类型码，CPU接到中断类型码后，动作如下：,将中断类型码存入暂存器；,将FLAG内容压入堆栈；,将IF清0，防止中断响应过程被中断，将TF清0，防止以单步方式执行中断处理子程序。注意：CPU在中断响应时自动清除IF标志，如允许中断嵌套，必须在中断处理子程序中用指令置位IF；,保护断点，将IP和CS的内容入栈；,根据中断类型码，在中断向量表中找到相应的中断向量，装入IP和CS，转向中断服务子程序。,2、硬件中断的时序,指令最后一个T采样INTR，进入中断响应后，在第一个总线周期的T1仍采样INTR。,最小模式时，从INTA*发中断响应信号，最大模式，通过S2、S1、S0的组合完成。,第一个总线周期用来通知外设，准备响应中断，第二个总线周期，接收外设发来的中断类型码。,在中断响应总线周期，M/IO*为低，数据/地址线浮空，BHE*和S7地址/状态线均浮空。,中断控制器Intel8259A,Intel 8259A可编程中断控制器件，具有对中断源进行管理、向CPU请求中断的能力。,一、8259A的性能概述,1、具有8级中断优先级控制，通过级连可以扩展至64级优先权控制,2、每一级中断都可以通过初始化设置为允许或屏蔽状态,3、8259A的工作方式，可通过编程设置,4、8259A采用NMOS制造工艺，单一+5V电源,8259A内部结构主要组成部分,：,1、数据总线缓冲器,：8位双向三态。传送CPU与8259A之间的控制命令、状态信息及中断类型信息。,2、读/写控制逻辑,：控制对8259A读/写。,3、级连缓冲器,：实现8259A芯片间的级连。,4、控制逻辑电路,：协调和控制芯片内部各部件的工作。,5、中断请求寄存器IRR,：8位，保存8个中断请求信号，输入引脚有中断请求时，相应位置1。,三、8259A的外部引脚,1、D7-D0,：双向，数据输入/输出。,2、IR7-IR0,：中断请求信号输入，默认优先级为IR0IR1IR7，有多片8259A形成级连时，从片的INT接主片的IRi。,3、INT,：中断请求信号输出，高电平有效，向CPU发中断请求，接CPU的INTR。,4、INTA*,：中断响应信号输入，低电平有效，CPU发出第二个,INTA*,时，8259A将中断类型码送出。,5、RD*,：读控制信号输入，低电平有效，实现对8259A内部寄存器内容的读操作。,6、WR*,：写控制信号输入，低电平有效，实现对8259A内部寄存器的写操作。,7、CS*,：片选信号输入，低电平有效，由系统地址总线译码后形成，决定8259A的端口地址。,8、A0,：8259A内部寄存器的端口地址选择信号输入。,A00ICW1、OCW2、OCW3,A01 ICW2ICW4、OCW1,9、CAS2-CAS0,：级连信号，主片为输出；从片为输入，与SP*/EN*信号配合，实现芯片的级连。,10、,SP*/EN*,：级连管理信号输入，非缓冲方式，主片SP*=1，从片SP*=0；缓冲方式用作8259外部数据总线缓冲器的启动信号。,11、+5V、GND：,电源和接地引脚,四、8259A的工作过程,1、中断请求输入（IR7-IR0），使中断请求寄存器的IRR的相应位置位。,2、若CPU允许中断，当前指令执行完后，响应中断，发应答信号INTA*。,3、第一个INTA*使IRR的锁存功能失效，不锁存IR7-IR0上的中断请求。,4、使在服务寄存器ISR的相应位置1，为中断优先级比较器的工作做准备。,5、使中断请求寄存器的相应位复位，清除中断请求。,6、第二个INTA*到达时，将中断类型寄存器ICW2中的内容送数据总线。,7、若ICW4中的中断,自动,结束位为1，第二个INTA*结束时，将ISR寄存器的相应位清零。否则，执行完中断服务程序，通过输出操作命令EOI，使该位复位。,(2)、特殊全嵌套方式,可响应同级中断，形成对同级中断的嵌套。,用在级连系统中，编程时，使主片工作在特殊全嵌套方式下。同一从片的8个优先级不同的中断源对主片来说级别相同。这时主片能响应本片高级中断，也能响应与正在处理的中断源处于同一从片的高级中断。对主片来讲能响应同级中断。,(3)、优先级自动循环方式,多个中断源优先级相同时，设置OCW2为,循环,优先级,方式,。默认IR0IR7。一个中断请求被响应后，其优先级自动降为最低。设IR4请求中断，CPU响应后，优先级顺序自动变为IR5、IR6、IR7、IR0、IR1、IR2、IR3、IR4。,(4)、优先级特殊循环方式,用OCW2设置最低优先级中断源，如设R4最低，则优先级顺序为IR5、IR6、IR7、IR0、IR1、IR2、IR3、IR4。,3、结束中断处理的方式,(1)、中断自动结束方式,用于单片8259A场合。这种方式下，系统响应中断，CPU发第二个INTA*脉冲时，清除中断服务寄存器ISR中相应位。虽然系统正在进行中断处理，但对8259A来讲就象中断处理已经结束。这样，可响应任何级别的中断请求。,(2)、一般的中断结束方式（EOI）,用于全嵌套情况下，在程序中向8259A偶端口地址输出一个操作命令，使OCW2 中的R，SL，EOI=0，0，1；ISR中优先级最高的位复位，接束中断。,(3)、特殊的中断结束方式,特殊全嵌套模式下，在程序中向8259A偶端口地址输出一个操作命令，使OCW2 中的R，SL，EOI=0，1，1，用L3L2L1指出ISR中要复位的位；ISR,L3L2L1,复位，接束当前中断。,5、引入中断请求的方式,(1)、边沿触发方式,通过初始化命令字ICW1设置，在输入端出现的上升沿作为中断请求信号。,(2)、电平触发方式,通过初始化命令字ICW1设置，中断请求输入端出现的高电平作为中断请求信号，这种方式下，中断响应后必须马上撤除，以免引起第二次中断。,(3)、,中断查询方式,（a）查询工作过程,系统先关中断，用OUT指令将操作命令字OCW3中的P位置1，发送到8259A的偶地址端口，如果有中断请求，ISR,i,=1。接着用IN指令从偶地址端口读取8259A的查询字。CPU从ISR中读取优先级，判断执行哪个服务程序。,（b）查询字格式,D7 。D3 D2 D1 D0,I X X X X W2 W1 W0,注：I=1有中断请求；W2W1W0为最高优先级中断号。,（c）读8259A的状态,当OCW3中P=0时，通过RR、RIS的状态构成对IRR、ISR的读出命令。RR、RIS=10时，读IRR的状态。RR、RIS=11时，读ISR的状态。,IMR的状态可用IN指令从奇地址读取。,