存储器及其接口技术.pptx

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,存储器及其接口技术,速度快,容量小,速度慢,容量大,寄存器,内部,Cache,外部,Cache,主存储器,辅助存储器,大容量辅助存储器,图 微机存储系统的层次结构,CPU,计算机系统中得存储系统采用快慢搭配方式,具有层次结构,如下图所示。,二、半导体存储器得分类,(,一,),按存储器制造工艺分类,双极型存储器:,包括,TTL(,晶体管,-,晶体管逻辑,),存储器、,ECL(,射极耦合逻辑,),存储器、,I,2,L(,集成注入逻辑,),存储器等。特点:存取速率高,通常为几纳秒,(ns),甚至更短,集成度比,MOS,型低,功耗大,成本高。,MOS(,金属氧化物,),型存储器:,分为,CMOS,型、,NMOS,型、,HMOS,型等多种。特点:制造工艺简单,集成度高,功耗低,价格便宜,但速率比,TTL,型要低。,(,二,),从应用得角度分类,RAM,(随机读取存取器)、,ROM,(只读存储器),1、SRAM(Static RAM),:静态,RAM,其基本存储电路由双稳态触发器构成,每一个双稳态元件存放,1,位二进制数,只要不掉电,信息就不会丢失,不需要刷新电路。,2、DRAM(Dynamic RAM),:动态,RAM,其基本存储电路为单管动态存储电路,需要刷新电路。,3、NVRAM(Non Volatile RAM),:非易失性,RAM,她由,SRAM,和,EEPROM,组成,正常工作时,SRAM,保存信息,在掉电瞬间,把,SRAM,中得信息写入,EEPROM,中,从而使信息不会丢失。,4、PSRAM(Pseudo Static RAM),:伪静态读写存储器。就是片内集成了动态刷新电路得动态存储器,使用时不再专门配置刷新电路,可作为一个静态,RAM,使用。,5、MPRAM(Multiport RAM),:多端口,RAM,有多个端口,每个端口可对,RAM,进行独立地读写操作。,6、FRAM(Ferroelectric RAM),:铁电介质读写存储器,就是一种新型得非易失性存储器,写入速度非常快。,(,三,),随机存储器,RAM(Random Access Memory),(1),掩膜工艺,ROM(Masked ROM),这种,ROM,就是芯片制造厂根据,ROM,要存储得信息,设计固定得半导体掩膜版进行生产得。一旦制出成品之后,其存储得信息即可读出使用,但不能改变。这种,ROM,常用于批量生产,生产成本比较低。微型机中一些固定不变得程序或数据常采用这种,ROM,存储。,(2)PROM(Programmable ROM),可编程只读存储器。允许用户利用专门设备对其写入数据或程序,(,称为对存储器编程,),但就是只能写入一次。编程之后,信息就永久性地固定下来,用户只可以读出和使用,不能改变其内容。,(3)OTPROM(One Time Programmable ROM),一次编程只读存储器。与,PROM,一样可编程一次,但就是采用了,EPROM,技术生产,可靠性高,没有石英玻璃窗口。,(,四,),只读存储器,ROM(Read Only Memory),(4)EPROM(Erasable Programmable ROM),可擦去重写得,PROM,。允许将其存储得内容采用紫外线照射擦去,然后重新对其进行编程,写入新得内容。擦去和重新编程可以多次进行。所写入得内容可以长期保存下来,(,一般均在,10,年以上,),不会因断电而消失。如下图所示:,(5)EEPROM(Electrically Erasable Programmable ROM),电可擦除可编程只读存储器,也称为,E,2,PROM,。,EEPROM,就是一种采用电气方法在线擦除和再编程写入得只读存储器。其外观如上图所示。,(6)Flash Memory,快擦写可编程只读存储器,简称为闪存,(,闪速存储器,),。可以用电气方法快速擦写存储单元得内容,类似于,EEPROM,。既具有,SRAM,得读写功能和较快速率,又具有,ROM,断电后信息不丢失得特点。主板上,BIOS,和,USB,闪存盘上得,Flash Memory,芯片,如图下所示。,1、,存储容量,一个半导体存储器芯片得存储容量指存储器可存放得二进制信息量。其表示方式一般为:,芯片容量,=,芯片得存储单元数,每个存储单元得位数,例如:,6264,静态,RAM,得容量为,8K8bit,即她具有,8K,个单元,(1K,1024),每个单元存储,8bit(,一个字节,),数据。动态,RAM,芯片,NMC41257,得容量为,256K1bit,。,在构成微型计算机内存系统时,可以根据要求加以选用。当计算机得内存确定后,选用容量大得芯片可以少用几片,这样不仅使电路连接简单,而且使功耗和成本都可以降低。,三、半导体存储器得主要技术指标,2、,存取时间,存取时间,T,AC,(Access Time),就就是存取芯片中某一个单元得数据所需要得时间,即,CPU,给出内存地址信息后,到取出或者写入有效数据所需要得时间。,器件手册上给出得存储器芯片得存取时间参数一般为上限值,称为最大存取时间。,CPU,在读,/,写,RAM,时,她提供给,RAM,芯片得读,/,写时间必须比,RAM,芯片所要求得存取时间长,如果不能满足这一点,则微型机无法正常工作。,3、,功耗,使用功耗低得存储器芯片构成存储系统时,不仅可以减少对电源容量得要求,而且还可提高存储系统得可靠性。,大家学习辛苦了，还是要坚持,继续保持安静,4、,可靠性,微型计算机要正确地运行,要求存储器系统具有很高得可靠性,因为内存得任何错误都可能使计算机无法工作。而存储器得可靠性直接与构成她得芯片有关。,存储器得可靠性用平均无故障时间,MTBF,来表征,她表示两次故障之间得平均时间间隔,MTBF,越长,其可靠性越高。目前所用得半导体存储器芯片平均无故障时间,MTBF,大概为,510,6,110,8,小时。,5、,性能,/,价格比,“性能”主要包括存储容量、存取周期和可靠性。构成存储系统时,在满足性能要求得情况下,应尽量选择价格便宜得芯片。,5、2,随机读写存储器,1、,静态,RAM,基本存储电路,静态,RAM,得基本存储电路由六个,MOS,管组成得双稳态触发器构成,如下图所示:,一、静态读,/,写存储器,SRAM,图,六管静态,RAM,基本存储电路,图中,T,1,T,2,就是放大管,T,3,T,4,就是负载管,T,1,T,4,管组成双稳态触发器。,T,5,T,6,就是控制管,T,7,T,8,也就是控制管,她们为同一列线上得存储单元共用。,若,T1,截止,则,A,点为高电平,使,T2,导通,于就是,B,点为低电平,保证,T1,截止。反之,T1,导通而,T2,截止,这就是另一个稳定状态。因此,可用,T1,管得两种状态表示“,1”,或“,0”,。可见,SRAM,保存信息得特点就是与这个双稳态触发器得稳定状态密切相关得。,2、SRAM,得结构及组成,静态,RAM,中得存储单元一般排列成矩阵形式。内部就是由很多基本存储电路组成得,为了选中某一个单元,往往利用矩阵式排列得地址译码电路对地址进行译码。,例如:,1288,位得芯片,片内共有,1024,个基本存储单元,这些存储单元在芯片内部排列成,32,行,32,列得形式。需,10,根地址线,其中,5,根用于行译码,(,产生,32,条行线,),另,5,根用于列译码,(,产生,32,条列线,),这样就可以选中,1024,个基本存储单元中得任何一个。,例如:,SRAM,芯片,Intel 6116,得引脚及功能如下:,6116,芯片得容量为,2K8,位,有,2048,个存储单元,需,11,根地址线,7,根用于行地址译码输入,4,根用于列地址译码输入,每条列线控制,8,位,从而形成了,128128,个存储阵列,即存储体中有,16384,个存储元。,6116,得控制线有,3,条:片选,CS,、输出允许,OE,、读,/,写控制,WE(,为低表示写操作,),。,结构如下所示:,图,6116,引脚和功能框图,3、,标准得静态,RAM,集成电路,典型得静态,SRAM,集成电路芯片如下所示:,SRAM,密度,/,位,组成,/(,单元数,x,位数,),SRAM,密度,/,位,组成,/(,单元数,x,位数,),6116,16K,2K8,81C84,256K,64K4,6264,64K,8K8,62256,256K,32K8,81C81,256K,256K1,628128,1024K,128K8,(1)Intel 6264 SRAM,芯片,6264,就是一种采用,CMOS,工艺组成得,8K8,位静态读写存储器,读写访问时间在,20-200ns,范围内。芯片未选中时,可处于低功耗状态。其引脚如下图所示:,图,SRAM 6264,引脚图,A,0,A,12,:地址信号线。,D,0,D,7,:,8,条双向数据线。,CS,1,、,CS,2,:片选信号引线。当两个片选信号同时有效,即,CS,1,0,CS,2,1,时,才能选中该芯片。,OE,:输出允许信号。只有当,OE,0,才允许该芯片将某单元得数据送到芯片外部得,D,0,D,7,上。,WE,:写允许信号。当,WE,0,时,允许将数据写入芯片;当,WE,1,时,允许芯片得数据读出。,NC:,空脚。,表,6264,工作方式选择,表,(2),静态,RAM,集成电路,62256,62256,就是一种采用,CMOS,工艺制成得,32K8,位、,28,个引脚得静态读写存储器,读写访问时间在,20-200ns,范围内。芯片未选中时,处于低功耗状态。其引脚如下图所示:,A,0,A,14,:地址信号线。,DQ,0,DQ,7,:,8,条双向数据线。,CS,:片选信号引线。,CS,0,才能选中该芯片。,OE,:输出允许信号。当,OE,0,才允许该芯片将数据送到芯片外部得,DQ,0,DQ,7,上。,WE,:写允许信号。当,WE,0,时,允许将数据写入芯片;当,WE,1,时,允许芯片得数据读出。,表,62256,工作方式选择,表,1、,动态,RAM,得基本存储电路,动态,RAM,得基本存储电路由,MOS,单管电路与其分布电容构成,具有集成度高、速度快、功耗小、价格低等特点。,标准得动态,RAM,集成电路有,64K,位、,256K,位、,1M,位、,4M,位、,16M,位、,64M,位等。其基本存储电路如下图所示:,二、动态读,/,写存储器,DRAM,图,DRAM,单管基本存储电路,T,1,与,C,1,构成一个基本存储电路,C,1,为,T,1,得极间分布电容。,当,C,1,中存有电荷时,该存储单元存放得信息为,1,没有电荷时表示,0,。,T,2,为列选择管,C,2,为数据线上得分布电容,一般有,C,2,C,1,。,当,T,1,和,T,2,导通时,数据线接通,可以对基本存储单元进行读出或写入操作。,C,1,容量很小,充电后电压为,0、2V,左右,该电压维持时间很短,约,2ms,左右既会泄漏,导致信息丢失,故需要刷新。,2、,动态,RAM,集成芯片,2164A,动态,RAM Intel 2164A,就是一个,64K1,位得芯片,片内有,65536,个基本存储电路,每个基本存储电路存放,1,位二进制信息。要构成,64KB,得存储器,需要,8,片,2164A,。,2164A,芯片得存储体本应构成一个,256,256,得存储矩阵,为提高工作速度,(,需减少行列线上得分布电容,),将存储矩阵分为,4,个,128,128,矩阵,每个,128,128,矩阵配有,128,个读出放大器,各有一套,I/O,控制,(,读,/,写控制,),电路。,其引脚结构如下图所示:,图,Intel 2164A,引脚图,A,0,-A,7,:地址信号得输入引脚,分时接收,CPU,送来得,8,位行、列地址;,:行地址选通信号输入引脚,低电平有效,兼作芯片选择信号。,:列地址选通信号输入引脚,低电平有效,表明当前正在接收得就是列地址,(,此时应保持为低电平,),;,:写允许控制信号输入引脚,当其为低电平时,执行写操作;否则,执行读操作。,D,IN,:数据输入引脚;,D,OUT,:数据输出引脚;,V,DD,:,+5V,电源引脚;,Vss,:地;,N/C,:未用引脚。,2164A,得读,/,写操作由,WE,信号来控制,读操作时,WE,为高电平,选中单元得内容经三态输出缓冲器从,D,OUT,引脚输出;写操作时,WE,为低电平,D,IN,引脚上得信息经数据输入缓冲器写入选中单元。,2164A,没有片选信号,实际上用行地址和列地址选通信号,RAS,和,CAS,作为片选信号,可见,片选信号已分解为行选信号与列选信号两部分。,图,2164A,内部结构示意图,多端口,RAM,有多个端口,如双端口、三端口、四端口,RAM,等,每个端口都可以对,RAM,进行读写操作。,DS1609,为,8,位得双端口,SRAM,存储容量为,512,个字节,有,A,、,B,两个端口。,1、,引脚及操作时序,引脚及操作时序如下各图所示:,三、多端口存储器,图,DS1609,双口,SRAM,AD7,A,AD0,A,:,A,端口,8,位地址和,数据复用引线。,AD7,B,AD0,B,:,B,端口,8,位地址和,数据复用引线。,OE,A,、,OE,B,:输出允许信号,低,电平有效。,WE,A,、,WE,B,:写允许信号,低电,平有效。,CE,A,、,CE,B,:片选信号,低电平,有效。,读操作,图,DS1609,读出时序,图,DS1609,写入时序,写操作,2、,两端口得同时操作,双端口存储器存在,A,、,B,两端口对其存储单元同时操作得问题,下面分别说明:,(1),对不同存储单元允许同时读或写。,(2),允许同一单元同时读。,(3),当一个端口写某单元而另一端口同时读该单元时,读出得数据要么就是旧数据,要么就是新写入得数据。因此,这种情况也不会发生混乱。,(4),当两个端口同时对同一单元写数据时,会引起竞争,产生错误。因此,这种情况应想办法加以避免。,3、,竞争得消除,对于,DS1609,来说,竞争发生在对一单元同时写数据时。,为了防止竞争得发生,可以另外设置两个接口,该接口能保证一个端口只写而另一个只读。该接口可用带有三态门输出得锁存器来实现,如,74LS373,和,74LS374,。,如果可能,也可在,DS1609,中设置两个单元:一个单元得,A,端口只写而,B,端口只读;另一个单元则相反,B,端口只写而,A,端口只读。在,A,端口向,DS1609,写数据时,先读,B,端口得写状态。若,B,端口不写,则将自己得写数据写到存储单元中。当,B,端口写入时,同样需要查询,A,端口得状态。其过程可用如下所示得流程图来说明。,图 查询写入流程图,4、,连接使用,如下图中将,DS1609,直接与,8088 CPU,相连接,而另一端口与单片机相连接,构成多机系统。,5、3,只读存储器,ROM,这种存储器芯片,在生产过程中利用一道掩模工艺决定每一个存储单元中存放得二进制信息,一旦形成产品,存放得信息代码就是固定不变得,用户不能修改。,如下图所示为一个,44,位得掩模,ROM,:,一、掩模,ROM,4,条行线,4,条列线,共,4,个单元,每个单元为,4,位。对,A1,、,A0,进行译码后分别选中第,0,、,1,、,2,、,3,行,被选中得行为高电平,其余行为低电平。,4,个列选线通过有源负载挂在高电平上,行列线交叉点上接有,MOS,管得存放,0,没有接,MOS,管得存放,1,。,该掩模,ROM,每个单元得内容如下表所示。,图 掩膜式,ROM,结构示意图,00,01,10,11,表 掩膜式,ROM,得内容,1,、,基本存储电路工作原理,一般,EPROM,基本存储电路由浮置栅极雪崩注入式场效应管,(Floating Avalanche Injection MOS,FAMOS),构成。,FAMOS,管与普通,MOS,管串联接到行与列得交叉点上,排成矩阵形式。,当,浮置栅极上未注入电荷时,源极与漏极不导通,FAMOS,截止,该位存放信息,1,;当浮置栅极注入一定得电荷后,源极、漏极间导通,该位存放信息,0,。基本存储电路及,FAMOS,管结构如下所示,:,二、可擦除可编程得只读存储器,EPROM,图,EPROM,基本存储电路示意图,FAMOS,管与普通,MOS,管串联接到行与列得交叉点上,排成矩阵形式。,当浮置栅极上未注入电荷时,源极与漏极不导通,FAMOS,截止,该位存放信息,1,;当浮置栅极注入一定得电荷后,源极、漏极间导通,该位存放信息,0,。,图 浮置栅极场效应管结构图,在,N,型得基片上做出两个高浓度得,P,型区,从中引出源极,S,和漏极,D,;栅极由多晶硅构成,被不导电得,SiO,2,绝缘层所包围,栅极,G,没有引出电极,故称为浮置栅极。,当栅极无负电荷时,MOS,管截止,该位存放信息,1,;当栅极有负电荷时,在漏极和源极间感应出,P,沟道,MOS,管导通,该位存放信息,0,。,2、,典型,EPROM,芯片,典型得,EPROM,芯片如下所示:,EPROM,密度,/,位,容量,/,字节,EPROM,密度,/,位,容量,/,字节,2716,16K,2K8,27512,512K,64K8,2732,32K,4K8,27010,1M,128K8,2764,64K,8K8,27020,2M,256K8,27128,128K,16K8,27040,4M,512K8,27256,256K,32K8,(1)2764 EPROM,芯片简介,2764,引脚如下图所示:,A,0,-A,12,:地址信号输入线。,D,0,-D,7,:,8,条数据线。,CE,:片选信号线,为输入信号,低电平有效。,OE,:输出允许信号,为低电平,时允许数据由,D,0,D,7,输出。,PGM,:编程脉冲输入端。在机工作时为高电平,编程写入时需在该端子加上宽度为,50ms,得编程负脉冲。,V,PP,:编程电压。,V,CC,:,+5V,电源,N,C,:空脚。,2764A,得工作方式,2764A,共有八种工作方式,分别为。,标准编程方式,Intel,编程方式,编程校验,编程禁止,读出方式,读出禁止,备用方式,读,Intel,标识符,(2)27C256 EPROM,芯片简介,27C256 EPROM,芯片引脚如下图所示:,A,0,-A,14,:地址信号输入线。,O,0,-O,7,:,8,条数据线。,CE,:片选信号线,为输入信号,低电平有效。,OE,:输出允许信号,为低电平,时允许数据由,O,0,O,7,输出。,V,PP,:编程电压。,V,CC,:,+5V,电源,V,SS,:接地。,EEPROM(E,2,PROM),就是一种可用电气方法在线擦除和再编程得只读存储器,既具有,RAM,在联机操作中可读可改写得特性,(,只就是写操作需要较长得时间,),;又具有非易失性存储器,ROM,得优点,在掉电后仍然能保存原所存储数据。,目前,EEPROM,已在片内集成了需要得所有外围电路,包括数据锁存缓冲器、地址锁存器、擦除和写操作脉冲定时、编程电压得形成,以及电源上电和掉电数据写保护电路等。可在线擦除和编程,使用方便。,EEPROM,有并行接口、串行接口两种标准得集成电路,各有特点,适合于不同得应用场合。,三、电可擦除可编程只读存储器,EEPROM,1、,典型得,EEPROM,芯片,典型得,EEPROM,芯片如下表所示:,EEPROM,容量,/,字节,引脚数,读访问时间,/ns,28C17,2K8,28,150250,28C64,8K8,28,45450,28C256,32K8,28,70350,X28C512,X28C513,64K8,32,120,28C010,128K8,32,120250,28C020,256K8,32,200,28C0040,512K8,32,150,28C096,256K8,40,150,2、EEPROM,芯片,28C64,简介,EEPROM,芯片,28C64,就是一种采用,CMOS,工艺制造得,8K8,位电可擦除、可编程得只读存储器。其读写可像,SRAM,一样,不需要附加任何外部元器件,读访问时间为,45450ns,。,其引脚如下图所示:,A,0,-A,12,:地址信号输入线。,I/O0I/O7,:,8,条数据线。,CE,:片选信号线,为输入信号,低电平有效。,OE,:输出允许信号,为低电平,时允许数据输出。,WE,:写允许信号。,RDY/BUSY,:写结束状态输出信号。当开始写入数据时,该引脚变为低电平,写入完毕后则变为高电平,V,CC,:,+5V,电源,GND,:接地。,NC,:空脚。,图,28C64,引脚图,3、,快擦写可编程得,EPROM-FLASH Memory(,闪存,),EEPROM,在线编程得时间长,应用不甚方便。与,EEPROM,相比,FLASH Memory,存储容量大,编程速度快,既具有,SRAM,读写灵活性和较快得访问速度,又具有,ROM,断电后信息不丢失信息得特点。,AMD,公司得,28F256(32K8,位,),、,28F512(64K8,位,),、,28F010(128K8,位,),、,28F020(256K8,位,),、,28F040(512K8,位,),就是,Flash,系列产品,其基本原理、结构、特性和操作使用方法大致相同,其引脚如下图所示:,A,0,-A,14,、,A,15,、,A,16,:地址信号输入线。,DQ,0,DQ7,7,:数据输入,/,输出线。,CE,:芯片允许输入线,(,即片选,),为输入信号,低电平有效。,OE,:输出允许信号,为低电平时允许数据由,DQ,0,DQ,7,输出。,V,PP,:擦除,/,编程电源。,V,CC,:,+5V,电源,V,SS,:接地。,5、4,存储器与,CPU,接口得基本技术,CPU,与存储器连接时,地址总线、数据总线和控制总线都要连接,连接时要注意以下几个问题:,(1)CPU,总线得带负载能力。,(2)CPU,时序与存储器存取时序得配合。,(3),存储器组织与地址分配。,(,一,)CPU,总线得带负载能力,8086/8088CPU,输出线得带负载能力一般为,5,个,74LS(TTL),或,10,个,74HC(CMOS),逻辑元件系列,因此:在简单得系统中,CPU,与存储器可直接连接,而在较大得系统中,CPU,数据总线要加双向总线驱动器,(,如,74LS245),地址和控制总线要加单向驱动器,(,如,74LS244),使,CPU,通过总线驱动器与存储器连接。,一、接口连接应注意得问题,(,二,)CPU,时序与存储器存取时序得配合,CPU,对存储器进行读操作时,CPU,发出地址和读信号后,存储器必须在规定得时间内读出有效数据。,当,CPU,对存储器进行写操作时,存储器必须在写信号规定得时间内将数据写入指定单元。存储器芯片读写速率必须与,CPU(,或总线,),得时序相配合。,(,三,),存储器组织和地址分配,在设计内存时,要合理分配地址空间。,8086/8088CPU,硬件复位后得开始地址为,FFFF0H,因此将其内存空间得高端,F0000HFFFFFH,安排为,ROM,区,存放,BIOS,程序,(,基本输入输出程序,),。,(,四,),存储器得扩展,1、,位扩展法,对于数据线不满,8,位得存储器芯片要扩充成字节长度,简称位数扩充。,假定使用,8K1,位得,RAM,存储器芯片,那么组成,8K8,位得存储器可采用位扩展法,此时只加大字长,而存储器得字数与存储器芯片字数一致,如下图所示。,图中,每一片,RAM,就是,81921,位,故其地址线为,13,条,(A0,A12),可满足整个存储容量得要求。每一片对应于数据得,1,位,(,只有,1,条数据线,),故只需将她们分别接到数据总线上得相应位即可。在这种连接方式中,对片选信号均按已被选中来考虑。每一条地址总线接有,8,个负载,每一条数据线接有一个负载。,图 位扩展法组成,8K8 RAM,2、,字扩展法,字扩展即扩充字节容量,(,或称为地址扩充,),而位数不变,因此将芯片得地址线、数据线、读,/,写控制线并联,而由片选信号来区分各片地址,故片选信号端连接到选片译码器得输出端。,下图为用,16K8,位得芯片采用字扩展法组成,64K8,位得存储器连接图。图中,4,个芯片得数据端与数据总线,D0,D7,相连,地址总线低位地址,A,0,A,13,与各芯片得,14,位地址线相连,两位高位地址,A,14,、,A,15,经,2-4,译码器分别与,4,个片选端相连。这,4,个芯片得地址空间分配如下表所示。,假定一个存储器得容量为,MN,位,若使用,ek,位得芯片,(eM,k8,译码器,有三个“选,择输入端”,C,、,B,、,A,和三,个“使能输入端”,G,1,、,G,2A,G,2B,以及,8,个输出端,Y,7,-Y,0,图 译码芯片,74LS138,表,74LS138,功能表,4、,译码芯片,74LS139,74LS139,就是一款,2-4,译码器,其内部分为,A,、,B,两组译码器,可分别单独使用,其引脚如下图所示:,图 译码芯片,74LS139,1E,、,2E,:第,1,、,2,两组译码器得使能,端,低电平有效。,1A,、,1B,:第,1,组得编码输入信号,1Y01Y3:,第,1,组得译码输出信号。,2A,、,2B,:第,2,组得编码输入信号,2Y02Y3:,第,2,组得译码输出信号。,表,74LS139,译码器真值表,例题,1,:用,1K4bit,芯片,2114,构成,4KB,存储器在,Z80,系统总线上得连接,如下图所示。,例题,2,:具有,RAM,和,ROM,得系统连接图。利用,1K8bit,芯片,8708,ROM,和,2114,(,1K4,位,RAM,),构成,4KB ROM,和,1KB RAM,系统。,需要,4,片,8708 2,片,2114,(,二,)CPU,与存储器得连接示例,1、,静态,RAM,与,CPU,得连接,8708,:,1K8,位,ROM,2114,:,1K4,位,RAM,假定一个存储器得容量为,MN,位,若使用,ek,位得芯片进行扩充。,(,1,)如果,eM,k=N,则仅需要进行字得扩充。需要,M/e,个芯片,(,2,)如果,e=M,kN,则需要进行位得扩充。需要,N/k,个芯片,(,3,)如果,eM、kN,则需要字和位同时进行扩充。需要,(M/e)*(N/k),个芯片,假定一个存储器得容量为,MN,位,若使用,ek,位得芯片进行扩充。从数据线和地址线考虑扩充问题,如果,e=M,kN、,说明数据线位数不够,则需要进行位得扩充。特点:每一个芯片得地址就是一样得,即进行位得扩充时,每个芯片得地址就是一样得。,如果,eM,K=N、,说明需要地址线不够,则需要进行地址线得扩充。特点:每一个芯片得地址就是不一样得,即进行字得扩充时,每个芯片得得地址就是不一样得。,如果,eM,KN、,说明需要地址线和数据线都不够,则地址线和数据线都要进行扩充。特点:某些芯片得地址就是一样得。,(1),全译码方式,系统中得高位地址线全部作为译码器得输入进行译码产生片选信号,对存储器芯片进行寻址。,全译码方式特点:,存储器芯片得每一个存储单元惟一地占据内存空间得一个地址,或者说利用地址总线得所有地址线来惟一地决定存储芯片得一个单元,无地址重叠现象。如下图所示。,图,全地址译码电路,A,19,A,16,需全部为,1,A,13,A,15,需全部为,0,CS,1,才可能为低。,(2),部分译码方式,部分译码:系统中高位地址线,只有一部分作为译码器得输入产生片选信号,对存储器芯片进行选址。,特点:就是存在地址重叠问题,如下图所示。,图 部分地址译码连接,A,19,、,A,18,、,A,16,、,A,15,、,A,13,需全部为,1,才能选中该芯片,A,14,、,A,17,未参加译码,有地址重叠问题。,(3),线选方式,线选法:选用高位地址线中得某一根,来单独选中某个存储器,图 线选法构成得,8K8bit,存储器得连接图,例:用,1K4,得,2114,芯片构成,1K8,得存储器系统,第,1,步:将存储器芯片得,10,根地址线连接在一起,并与,CPU,得低位地址一一相连。,第,2,步:将,1,号芯片得,4,位数据线与,CPU,得低,4,位连接,将,2,号芯片得,4,位数据线与,CPU,得高,4,位连接,形成,8,位数据线。,第,3,步:将,1,号芯片和,2,号芯片得读写控制线相连,并与,CPU,得,WR(,写有效,),相连。,第,4,步:用,CPU,得高端地址译码产生片选信号,同时,用,CPU,得,M/IO,信号控制译码器输出,只有当执行读写存储器得指令时片选才有效。,存储器地址分配,片,1,与片,2,得地址就是一样得,对,CPU,来说,当,A10,A11,均为,0,时,Y0,有效,即片选有效,选中这两片存储器。,地址码,地址范围,A,15,A,12,A,11,A,10,A,9,A,8,A,0,0,0,0,0,0,000H,0,0,0,0,1,001H,0,0,1,1,1,3FFH,总结:仅仅进行位得扩充时所有芯片得地址就是一样得,2),存储器芯片得字扩充,例:用,2K8,得,2716,组成,8K8,得存储器系统。,第,1,步:将存储器芯片得,11,根地址线连接在一起,并与,CPU,得低,11,位地址一一相连;将存储器得,8,位数据线一一相连,并与,CPU,得数据总线连接在一起。,第,2,步:将存储器芯片得读允许,OE,线连接在一起,并与,CPU,得读控制线,RD,相连;,第,3,步:将,CPU,得,2,根高位地址线经过译码产生,4,种输出分别控制,4,片,2716,得片选端,使其分占不同得存储空间;同时用,CPU,得,M/IO,信号控制译码器输出,只有当进行存储器操作时,选中得地址空间才有效。,存储器地址分配,存储器得地址线一致,所不同得只有片选端。,A,12,A,11,A,10,A,9,A,8,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,2716(1),0,0,0,0,0,0,0,0,0,0,0,0,0,000H,0,0,0,0,0,0,0,0,0,0,1,001H,0,0,0,0,0,0,0,0,0,1,0,002H,1,1,1,1,1,1,1,1,1,1,0,7,FEH,1,1,1,1,1,1,1,1,1,1,1,7,FFH,A,12,A,11,A,10,A,9,A,8,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,2716(2),0,1,0,0,0,0,0,0,0,0,0,0,0,8,00H,0,0,0,0,0,0,0,0,0,0,1,8,01H,0,0,0,0,0,0,0,0,0,1,0,8,02H,1,1,1,1,1,1,1,1,1,1,0,F,FEH,1,1,1,1,1,1,1,1,1,1,1,F,FFH,A,12,A,11,A,10,A,9,A,8,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,2716(3),1,0,0,0,0,0,0,0,0,0,0,0,0,1000H,0,0,0,0,0,0,0,0,0,0,1,1001H,0,0,0,0,0,0,0,0,0,1,0,1002H,1,1,1,1,1,1,1,1,1,1,0,17FEH,1,1,1,1,1,1,1,1,1,1,1,17FFH,A,12,A,11,A,10,A,9,A,8,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,2716(4),1,1,0,0,0,0,0,0,0,0,0,0,0,18,00H,0,0,0,0,0,0,0,0,0,0,1,18,01H,0,0,0,0,0,0,0,0,0,1,0,18,02H,1,1,1,1,1,1,1,1,1,1,0,1F,FEH,1,1,1,1,1,1,1,1,1,1,1,1F,FFH,总结:,存储器,地址范围,2716(1),000H,7FFH,2716(2),800H,FFFH,2716(3),1000H,17FFH,2716(4),1800H,1FFFH,每一片得地址范围就是,2K,地址低,11,位完全一致,片选得不同高位地址不同,从而分占不同得地址空间。,3),同时进行位扩充与字扩充,用,1K4,得,2114,芯片组成,2K8,得存储器系统,3),同时进行位扩充与字扩充,用,1K4,得,2114,芯片组成,2K8,得存储器系统,1K8,连接地址线及读写控制线,高,4,位数据线,低,4,位数据线,2114(1),2114(2),一组;,2114(3),2114(4),一组;每组,8,位数据线。,增加,1,条译码输出,地址范围:,0400H,07FFH,A,11,A,10,地址,0,0,0000H03FFH,0,1,0400H07FFH,组内进行得就是位得扩充,即芯片(,1,)和芯片(,2,)为一组,芯片(,3,)和芯片(,4,)为二组。,组间进行得就是字得扩充,即一组和二组进行得就是字得扩充,图 由,1K4 SRAM,构成得,4K8,存储器模块,