CPLD-FPGA概述.ppt
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1、CPLD/FPGA设计 课 程 目 标 学会使用硬件描述语言代替传统的数字电路设计方法来设计数字系统;掌握Alter/Xilinx FPGA开发工具及仿真环境。CHAP1 CPLD/FPGA概述目 录1.1 CPLD/FPGA的发展历程的发展历程 1.2 CPLD/FPGA的设计流程的设计流程 1.1 CPLD/FPGA的发展历程 1、名词解释CPLDComplex Programmable Logic Device复杂可编程逻辑器件FPGAField Programmable Gate Array现场可编程逻辑门阵列逻辑器件用来实现某种特定逻辑功能的电子器件,最简单的逻辑器件是与、或、非门,
2、在此基础上可实现复杂的时序和组合逻辑功能。可编程逻辑器件器件的功能不是固定不变的,而是可根据用户的需要而进行改变,即由编程的方法来确定器件的逻辑功能。2、中小规模数字电子电路设计数字电路设计的基本方法布尔函数数字系统数学基础(卡诺图)组合电路设计问题逻辑关系真值表化简逻辑图时序电路设计列出原始状态转移图和表状态优化状态分配触发器选型求解方程式逻辑图中小规模数字电路设计局限设计方法的局限卡诺图只适用于输入比较少的函数的化简。采用”搭积木”的方法进行设计.必须熟悉各种中小规模芯片使用方法,从中挑选最合适的器件,缺乏灵活性.设计系统所需要的芯片种类多,且数量很大。采用中小规模器件的局限电路板面积很大
3、,芯片数量很多,功耗很大,可靠性低设计比较困难电路修改很麻烦PLD器件出现提高芯片的集成度能方便地发现设计错误提供方便的修改手段 3、PLD出现的背景电路集成度不断提高SSIMSILSIVLSI计算机技术的发展使EDA技术得到广泛应用设计方法的发展自下而上自上而下用户需要设计自己需要的专用电路专用集成电路(ASICApplication Specific Integrated Circuits)开发周期长,投入大,风险大可编程器件PLD:开发周期短,投入小,风险小 4、PLD器件的优点集成度高,可以替代多至几千块通用IC芯片极大减小电路的面积,降低功耗,提高可靠性具有完善先进的开发工具提供语言
4、、图形等设计方法,十分灵活通过仿真工具来验证设计的正确性可以反复地擦除、编程,方便设计的修改和升级灵活地定义管脚功能,减轻设计工作量,缩短系统开发时间保密性好l5、PLD器件的命名与选型lEP1K 100 S Q C 2081lEP1K:产品系列为EP1K000系列l100:有100个逻辑宏单元lS:电压为5V,AE为3.3V,B为2.5VlQ:Q代表封装形式为PQFP,L封装为PLCC等lC:商业级(Commercial)070度,I:工业级(Industry),4085度M:军品级(Military),55125度l208:管脚数目l-1:速度级别,10是250MHz 管脚数目:208个电
5、源:3.3V(I/O)2.5V(内核)速度:250MHz内部资源:4992个逻辑单元 10万个逻辑门 49152 bit的RAM 6、PLD的发展趋势向高集成度、高速度方向进一步发展最高集成度已达到400万门向低电压和低功耗方向发展5V3.3V2.5V1.8V更低内嵌多种功能模块RAM,ROM,FIFO,DSP,CPU向数、模混合可编程方向发展 最大的PLD供应商之一 FPGA的发明者,最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品l7、大的PLD生产厂家 8、PLD器件的分类按集成度低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成较小规模的逻辑电路高
6、密度,已经有超过400万门的器件EPLD,CPLD,FPGA可用于设计大规模的数字系统集成度高,甚至可以做到SOC(System On a Chip)按结构特点基于与或阵列结构的器件阵列型PROM,EEPROM,PAL,GAL,CPLDCPLD的代表芯片如:Altera的MAX系列基于门阵列结构的器件单元型FPGA12l按编程工艺l熔丝或反熔丝编程器件Actel的FPGA器件体积小,集成度高,速度高,易加密,抗干扰,耐高温只能一次编程,在设计初期阶段不灵活lSRAM大多数公司的FPGA器件可反复编程,实现系统功能的动态重构每次上电需重新下载,实际应用时需外挂EEPROM用于保存程序lEEPRO
7、M大多数CPLD器件可反复编程不用每次上电重新下载,但相对速度慢,功耗较大 13可编程逻辑器件可编程逻辑器件(PLD)(PLD)可可编编程程逻辑阵逻辑阵列列 (PLA)(PLA)可可编编程程阵阵列列逻辑逻辑 (PAL)(PAL)CPLD/FPGACPLD/FPGA早期 l11、CPLD/FPGA的发展历程 14l9、PLD中的逻辑结构 1)PROM结构PROM是可编程序只读存储器的简称,它具有一个固定的全解码与门逻辑阵列和一个可编程的或门逻辑阵列。与阵列为全译码阵列,器件的规模将随着输入信号数量n的增加成2n指数级增长。因此PROM一般只用于数据存储器,不适于实现逻辑函数。EPROM和EEPR
8、OM 用用PROM实现组合逻辑电路功能实现组合逻辑电路功能实现的函数为:实现的函数为:固定连接点固定连接点(与)(与)编程连接点编程连接点(或)(或)l2)PLA结构lPLA(Programmable Logic Array)是可编程逻辑阵列的简称,它包含了可编程的与门和或门逻辑阵列,一般采用熔丝结构。它的内部结构在简单PLD中有最高的灵活性。l3)PAL结构lPAL(Programmable Array Logic)是可编程阵列逻辑的简称,它包含有一个可编程的与门逻辑阵列和一个固定的或门逻辑阵列。l与阵列可编程使输入项增多,或阵列固定使器件简化。l或阵列固定明显影响了器件编程的灵活性。逻辑宏
9、单元OLMC输出使能选择反馈信号选择或门控制选择输出选择 4)GAL结构GAL(Generic Array Logic)是通用阵列逻辑的简称。GAL器件与PAL器件的区别在于用可编程的输出逻辑宏单元(OLMC,Output Logic Macro Cell)代替固定的或阵列。可以实现时序电路。每个OLMC包含或阵列中的一个或门,组成为:异或门:控制输出信号的极性D触发器:适合设计时序电路4个多路选择器逻辑阵列模块I/O单元连线资源逻辑阵列模块中包含多个宏单元 5)CPLD内部结构(Altera的MAX7000S系列)基于乘积项的CPLD的基本结构 这种CPLD的结构可分为三块:可编程逻辑阵列(
10、LAB)、可编程连线(PIA)和可编程I/O控制块。A.可编程逻辑阵列是器件的基本结构,由若干个可编程逻辑宏单元(Logic Macro Cell,LMC)组成,它实现基本的逻辑功能.LMC内部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路,能独立地配置为时序或组合工作方式。23a.乘积共享结构在CPLD的宏单元中,如果输出表达式的与项较多,对应的或门输入端不够用,可以借助可编程开关将同一单元(或其他单元)中的其他或门与之联合起来使用,或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。24b.多触发器结构早期可编程器件的每个输出宏单元只有一个触发器,而CPLD的宏单元内部通常含两个
11、或两个以上的触发器,其中只有一个触发器与输出端相连,其余触发器的输出不与输出端相连,但可以通过相应的缓冲电路反馈到与阵列,从而与其他触发器一起构成较复杂的时序电路。这些不与输出端相连的内部触发器就称为“隐埋”触发器。这种结构可以不增加引脚数目,而增加其内部资源。c.异步时钟早期可可编程器件只能实现同步时序电路,在CPLD器件中各触发器的时钟可以异步工作,有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外,输出宏单元内触发器的异步清零和异步置位也可以用乘积项进行控制,因而使用更加灵活。25 B.可编程的I/O单元CPLD的I/O单元(Input/Output Cell,IOC)是
12、内部信号到I/O引脚的接口部分。根据器件和功能的不同,各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端,大部分端口均为I/O端,而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。能兼容TTL和CMOS多种接口和电压标准可配置为输入、输出、双向、集电极开路和三态等形式能提供适当的驱动电流降低功耗,防止过冲和减少电源噪声支持多种接口电压(降低功耗)1.20.5um,5V0.35um,3.3V0.25um,internal 2.5V,I/O3.3V0.18um,internal 1.8V,I/O2.5V and 3.3V c.可编程连线阵列(PIA)各逻辑宏单元通过
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