仿真与逻辑综合.ppt
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1、第八章第八章 仿真与逻辑综合仿真与逻辑综合8.1 系统仿真及可测试设计系统仿真及可测试设计n n系统仿真的重要性:1.1.项目成功的关键,仿真时间占整个设计的90%。2.2.在逻辑综合和布线之前对VHDL模型的逻辑功能进行仿真,可提高效率。n n仿真的手段:软硬件协同验证方式。n n仿真的两个目的:1.1.功能仿真2.2.时序仿真仿真的三个阶段:1.行为级仿真2.RTL级仿真3.门级仿真仿真方法仿真方法n n功能仿真功能仿真验证设计模块的逻辑功能验证设计模块的逻辑功能n n时序仿真时序仿真验证设计模块的时序关系验证设计模块的时序关系n n不论是功能仿真还是时序仿真,仿真的方法有不论是功能仿真还
2、是时序仿真,仿真的方法有两种:两种:1.1.交互式交互式仿真方法仿真方法2.2.测试平台法测试平台法 利用利用测试平台测试平台(testbench)(testbench)对被测试单元输入信号对被测试单元输入信号测试矢量,通过波形输出,文件记录输出,或测试矢量,通过波形输出,文件记录输出,或与测试平台中的设定输出矢量来进行比较,可与测试平台中的设定输出矢量来进行比较,可以验证仿真结果。以验证仿真结果。仿真输入信息的产生(仿真输入信息的产生(1)n n程序直接产生法:程序直接产生法:由设计者设计一段由设计者设计一段VHDLVHDL语言,由该程序直语言,由该程序直接产生仿真的输入信息。接产生仿真的输
3、入信息。n n例:例:对例对例7-417-41的带允许端的十二进制计数器进的带允许端的十二进制计数器进行仿真。行仿真。entity count12en isport(clk,clr,en:in std_logic;qa,qb,qc,qd:out std_logic);end count12en;十二进制计数器输入信号实例十二进制计数器输入信号实例library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test_count12en isend test_count12en;仿真模块的实体可省略
4、端口描述库及包集合引用部分构造体描述部分构造体描述部分architecture siml of test_count12en isarchitecture siml of test_count12en iscomponent count12en component count12en port(clk,clr,en:in std_logic;port(clk,clr,en:in std_logic;qa,qb,qc,qd:out std_logic);qa,qb,qc,qd:out std_logic);end component;end component;constant clk_cycl
5、e:time:=20 ns;constant clk_cycle:time:=20 ns;signal test_clk,test_clr,test_en:std_logic;signal test_clk,test_clr,test_en:std_logic;signal t_qa,t_qb,t_qc,t_qd:std_logic;signal t_qa,t_qb,t_qc,t_qd:std_logic;用于激励及观察的信号声名部分begin u0:count12en port map(clk=test_clk,clr=test_clr,en=test_en,qa=t_qa,qb=t_qb,
6、qc=t_qc,qd=t_qd);被测试单元的元件例化部分产生产生clk输入的进程输入的进程 process begin test_clk=1;wait for clk_cycle/2;test_clk=0;wait for clk_cycle/2;end process;产生周期为20ns的时钟周期产生初始复位信号和计数允许信号产生初始复位信号和计数允许信号processprocess begin begin test_clr=0;test_clr=0;test_en=1;test_en=1;wait for clk_cycle/4;wait for clk_cycle/4;test_clr
7、=1;test_clr=1;wait for clk_cycle;wait for clk_cycle;test_clr=0;test_clr=0;wait for clk_cycle*10;test_en=0;wait for clk_cycle*3;test_entest_clk,clr=test_clr,en=test_en,qa=t_qa,qb=t_qb,qc=t_qc,qd=t_qd);process variable li:line;variable clk_v,clr_v,en_v:std_logic;begin readline(intest,li);read(li,clk_v
8、);read(li,clr_v);read(li,en_v);test_clk=clk_v;test_clr=clr_v;test_en=en_v;wait for clk_cycle/4;if(endfile(intest)then wait;end if;end process;end sim2;被测试单元元件例化部分仿真延时仿真延时 :n n仿真仿真 延时的作用:延时的作用:使零延时事件得到适当使零延时事件得到适当的排队次序,以便在仿真过的排队次序,以便在仿真过程中得到一致的结果。程中得到一致的结果。library ieee;use ieee.std_logic_1164.all;ent
9、ity sample is port(a,b:in std_logic;q:out std_logic);end sample;architecture behav of sample issignal c,d:std_logic;begin c=not(a);d=not(b and c);q=c and d;end behav;两种不同情况的两种不同情况的q输出波形输出波形 c=not(a);d=not(b and c);q=c and d;同步机制就是对那些零延时的事件,在仿真中加一个无限小的时间量,这个无限小的时间量比VHDL语言中的最小时间单位1 fs还小,也就是说即使加有限个延时,也
10、决不会使其超过仿真时间的最小分辨率1 fs。n n输入信号输入信号A A的变化,要在的变化,要在QQ输出表现出来需要三个输出表现出来需要三个仿真仿真 延时,由于有限个延时延时,由于有限个延时 认为是可忽略的,认为是可忽略的,所以所以a,c,d,qa,c,d,q值的跳变被认为是发生在同一仿真时刻值的跳变被认为是发生在同一仿真时刻0 ns0 ns处。处。n n引入延时引入延时 的目的是为了便于排出仿真计算的次的目的是为了便于排出仿真计算的次序序,在仿真波形中是不反映计算过程的,而只反映在仿真波形中是不反映计算过程的,而只反映最终的计算结果。最终的计算结果。n n这样处理以后,使得仿真结果和硬件动作
11、就完全这样处理以后,使得仿真结果和硬件动作就完全一致起来了。一致起来了。仿真程序模块的书写仿真程序模块的书写(1)1.1.可简化实体描述可简化实体描述2.2.程序中包含输出错误信息的语句:程序中包含输出错误信息的语句:在仿真中往往要对波形、定时关系进行检查,在仿真中往往要对波形、定时关系进行检查,如不满足要求,应输出仿真错误信息,以引如不满足要求,应输出仿真错误信息,以引起设计人员的注意。在起设计人员的注意。在VHDLVHDL语言中语言中ASSERTASSERT语句就专门用于错误验证及错误信息输出。语句就专门用于错误验证及错误信息输出。语句书写格式:语句书写格式:assert assert 条
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