FPGA实习报告.doc
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1、实 习 报 告一、 目的和要求 1、熟悉在EDA平台上进行数字电路集成设计的整个流程。2、掌握Quartus软件环境下简单VHDL文本等输入设计方法。3、熟悉VHDL设计实体的基本结构、语言要素、设计流程等。4、掌握利用Quqrtus的波形仿真工具验证设计的过程。5、学习使用JTAG接口下载逻辑电路到可编程芯片,并能调试到芯片正常工作为止。二、 内容 1、学习并掌握VHDL设计实体的基本结构、语言要素、设计流程等。 2、了解在EDA平台上进行数字电路集成设计的整个流程,熟悉Quartus软件环境下简单VHDL文本等输入设计方法,掌握利用Quqrtus的波形仿真工具验证设计的过程。 3、理解RS
2、触发器的设计原理,采用QuartusII集成开发环境,利用VHDL硬件描述语言进行设计。 4、使用JTAG接口下载vhdl代码到可编程芯片(本次课程设计中使用的是EP2C8Q208C8套件),并调试到芯片正常工作为止。1实 习 报 告三、 过程(1) 理解RS触发器设计的原理基本rs触发器可由两个与非门G1、G2的输入、输出端交叉连接而构成,它有两个输入端R、S和两个输出端Q、Q非。它的输入输出具有以下关系:当R端无效(1),S端有效时(0),则Q=1,Q非=0,触发器置1;当R端有效(0)、S端无效时(1),则Q=0,Q非=1,触发器置0;当R、S端均无效时,触发器状态保持不变;当R、S端均
3、有效时,触发器状态不确定。(2) 建立新的工程项目 打开Quartus II软件,进入集成开发环境,点击FileNew projectwizard建立一个工程项目,输入工作目录和项目名称,如下图一所示。图一 项目的建立 建立文本编辑文件:在软件主窗口单击file菜单后,单击new选项,选择VHDL选项,单击OK,进行文本编辑输入源程序rschq.vhd,代码如下所示。2实 习 报 告library ieee;use ieee.std_logic_1164.all;entity rscfq is port(r,s:in std_logic; q,qb:out std_logic);end rsc
4、fq;architecture art of rscfq issignal q_temp,qb_temp:std_logic;beginprocess(r,s)begin if(s=1and r=0)then q_temp=0; qb_temp=1; elsif(s=0and r=1) then q_temp=1; qb_temp=0;elseq_temp=q_temp; qb_temp=qb_temp;end if;end process;q=q_temp;qb=qb_temp;end art;完成文本编辑后,点击保存,注意保存时的文件名要与实体名一致,否则编译时会出错。3实 习 报 告编译
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