基于FPGA的SPI接口设计说明.doc

基于ISE的SPI接口的仿真设计
一、SPI介绍
SPI总线系统是一种同步串行外设接口，它可以使MCU与各种外围设备以串行方式进行通信以交换信息。外围设置FLASHRAM、网络控制器、LCD显示驱动器、A/D转换器和MCU等。SPI总线系统可直接与各个厂家生产的多种标准外围器件直接接口，该接口一般使用4条线：串行时钟线（SCK）、主机输入/从机输出数据线MISO、主机输出/从机输入数据线MOST和低电平有效的从机选择线SS(有的SPI接口芯片带有中断信号线INT或INT、有的SPI接口芯片没有主机输出/从机输入数据线MOSI)。

　　SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上3根也可以（单向传输时）。也是所有基于SPI的设备共有的，它们是SDI（数据输入），SDO（数据输出），SCK（时钟），CS（片选）。
（1）MOSI – 主设备数据输出，从设备数据输入
（2）MISO – 主设备数据输入，从设备数据输出
（3）SCLK – 时钟信号，由主设备产生
（4）CS – 从设备使能信号，由主设备控制
　　其中CS是控制芯片是否被选中的，也就是说只有片选信号为预先规定的使能信号时（高电位或低电位），对此芯片的操作才有效。这就允许在同一总线上连接多个SPI设备成为可能。
　　接下来就负责通讯的3根线了。通讯是通过数据交换完成的，这里先要知道SPI是串行通讯协议，也就是说数据是一位一位的传输的。这就是SCK时钟线存在的原因，由SCK提供时钟脉冲，SDI，SDO则基于此脉冲完成数据传输。数据输出通过 SDO线，数据在时钟上升沿或下降沿时改变，在紧接着的下降沿或上升沿被读取。完成一位数据传输，输入也使用同样原理。这样，在至少8次时钟信号的改变（上沿和下沿为一次），就可以完成8位数据的传输。
　　要注意的是，SCK信号线只由主设备控制，从设备不能控制信号线。同样，在一个基于SPI的设备中，至少有一个主控设备。这样传输的特点：这样的传输方式有一个优点，与普通的串行通讯不同，普通的串行通讯一次连续传送至少8位数据，而SPI允许数据一位一位的传送，甚至允许暂停，因为SCK时钟线由主控设备控制，当没有时钟跳变时，从设备不采集或传送数据。也就是说，主设备通过对SCK时钟线的控制可以完成对通讯的控制。SPI还是一个数据交换协议：因为SPI的数据输入和输出线独立，所以允许同时完成数据的输入和输出。不同的SPI设备的实现方式不尽一样，主要是数据改变和采集的时间不同，在时钟信号上沿或下沿采集有不同定义，具体请参考相关器件的文档。
　　在点对点的通信中，SPI接口不需要进行寻址操作，且为全双工通信，显得简单高效。在多个从设备的系统中，每个从设备需要独立的使能信号，硬件上比I2C系统要稍微复杂一些。
二、SPI工作模式
SPI由工作方式的不同，可分为两种模式：主模式和从模式
（1） 主模式
将Master的数据传送给Slave，8位数据传送，传送完毕，申请中断，如图所示：
MOSI
MOSI
SCLK
SCLK

SPI工作主模式
（2） 从模式
此时，从控制器从SIMO引脚接收串行数据并把数据移入自身移位寄存器的最低位或最高位。要注意的是，其是在主控制器输出时钟SCLK的控制下，在SCLK的上升沿或者下降沿读出一个数据输出给主设备。其传播模型如下图所示：
MISO
CS
SCLK
MISO
CS
SCLK

SPI工作从模式
须注意的是，主设备可以再在任意时刻起动数据发送，因为它控制着SCLK信号，而在从模式下，从控制器要发送数据，必须要用先设置片选信号以确保使能端CS输入允许。
三、SPI传输模式
SPI 的工作模式分为主模式和从模式，二者都需要在 SCK 的作用下才能工作；但主模式不需要 CS 信号，而从模式必须在 CS 信号有效的情况下才能完成。不论是在主模式下还是在从模式下，都要在时钟极性（CPOL）和时钟相位（CPHA）的配合下才能有效地完成一次数据传输。其中，时钟极性表示时钟信号在空闲时的电平；时钟相位决定数据是在 SCK的上升沿采样还是下降沿采样。根据时钟极性和时钟相位的不同组合，可以得到 SPI 总线的4 种工作模式，如图所示：

SPI四种传输模式
（1）SPI0 模式下的 CPOL 为 0，SCK的空闲电平为低；CPHA 为 0，数据在串行同步时钟的第一个跳变沿（由于 CPOL 为低，因此第 1 个跳变沿只能为上升沿）时数据被采样。
（2）SPI1 模式下的 CPOL 也为 0，SCK的空闲电平为低；但是 CPHA 为 1，数据在串行同步时钟的第二个跳变沿（由于 CPOL 为低，因此第 2 个跳变沿只能为下降沿）时数据被采样。
（3）SPI2 模式下的 CPOL 为 1，SCK的空闲电平为高；CPHA 为 0，数据在串行同步时钟的第1个跳变沿（由于 CPOL 为高，因此第 1 个跳变沿只能为下降沿）时数据被采样。
（4）SPI3 模式下的 CPOL 为 1，SCK的空闲电平为高；CPHA 为 1，数据在串行同步时钟的第 2 个跳变沿（由于 CPOL 为高，因此第 1 个跳变沿只能为上升沿）时数据被采样。
在上述 4 种模式中，使用的最为广泛的是 SPI0 和 SPI3 方式。由于每一种模式都与其他三种不兼容，因此为了完成主、从设备间的通讯，主、从设备的 CPOL 和 CPHA 必须有一样的设置。读者需要注意的是：如果主设备/从设备在 SCK上升沿发送数据，则从设备/主设备最好在下降沿采样数据；如果主设备/从设备在SCK下降沿发送数据，则从设备/主设备最好在 SCK上升沿采样数据。
四、SPI协议
SPI接口是一种事实标准，并没有标准协议，大部分厂家都是参照Motorola的SPI接口定义来设计的，但正因为没有确切的版本协议，不同厂家产品的SPI接口在技术上存在一定的差别，容易引起歧义，有的甚至无法互联（需要用软件进行必要的额修改）。本次设计基于一种使用较为普遍的协议来进行设计，通过简单协议来理解并设计SPI接口功能。
SPI 协议是一个环形总线结构，其时序其实比较简单，主要是在时钟脉冲 SCK 的控制下，两个双向移位寄存器 SPI数据寄存器数据 进行数据交换。我们假设主机的 8 位寄存器 SPIDATA1 的数据是10101010，而从机的 8 位寄存器 SPIDATA2 的数据是 01010101，在上升沿的时候发送数据，在下降沿的时候接收数据，最高位的数据先发送，主机和从机之间全双工通信，也就是说两个 SPI接口同时发送和接收数据，如图所示。从图中我们也可以看到，SPIDATA 移位寄存器总是将最高位的数据移出，接着将剩余的数据分别左移一位，然后将接收到得数据移入其最低位。

CS
MISO
MOSI
SCLK

CS
1
0
1
0
1
0
1
0
0
1
0
1
0
1
0
1
MSB
SPIDATA1
LSB
MSB
LSB
SPIDATA2

如图所示，当第一个上升沿来的时候，SPIDATA1 将最高位 1 移除，并将所有数据左移1位， 这时 MOSI 线为高电平，而 SPIDATA2 将最高位 0 移出， 并将所有数据左移 1 位， 这样 MISO线为低电平。然后当下降沿到来的时候，SPIDATA1 将锁存 MISO 线上的电平，并将其移入其最低位，同样的，SPIDATA2 将锁存 MOSI 线上的电平，并将其移入最低位。经过 8 个脉冲后，两个移位寄存器就实现了数据的交换，也就是完成了一次 SPI 的时序。
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
00
1
1
第一个上升沿
第一个下降沿

五、仿真实现
SPI时序图如下图所示：

下图是基于Xilinx的Spartan-3E平台采用Verilog语言编译仿真后的SPI接口时序图：

附录
Verilog源代码如下所示：
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 00:34:32 04/09/2013
// Design Name:
// Module Name: spi
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module spi(rst,clk,rd,wr,datain,spics,spiclk,spido,spidi,dataout
);

input rst; //置位信号，低有效
input clk; //时钟信号
input rd; //接收数据命令
input wr; //发送数据命令
input spidi;//spi数据输入信号
input [7:0] datain;//发送数据输入

output spics;//spi片选信号
output spiclk;//spi时钟信号
output spido; //spi数据输出信号
output [7:0] dataout; //接收数据输出

reg spics;
reg spiclk;
reg spido;
reg [7:0] dataout,dstate,dsend,dreceive; //cnt
reg [1:0] spistate;

parameter idle = 2'b00;
parameter send_data = 2'b01;
parameter receive_data = 2'b10;

initial
begin
spics <= 1'b1;
spiclk <= 1'b1;
spido <= 1'b1;
end

always(posedge clk)
begin
if(!rst)
begin
spistate <= idle;
spics <= 1'b1;
spiclk <= 1'b1;
spido <= 1'b1;
dstate <= 8'd0;
end
else
begin
case(spistate)
2'b00:
begin
if((wr==1'b0)&&(rd==1'b1)) //发送数据转换
begin
spistate <= send_data;
dstate <= 8'd0;
dsend <= datain;
end
else
if((wr==1'b1)&&(rd==1'b0)) //接收数据转换
begin
spistate <= receive_data;
dstate <= 8'd0;
end
else
begin
spistate <= idle;
dstate <= 8'd0;
end
end
2'b01: //发送数据状态
begin
case(dstate)
8'd0: //产生片选信号
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= 1'b1;
dstate <= 8'd1;
end
8'd1:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= 1'b1;
dstate <= 8'd2;
end
8'd2:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= 1'b1;
dstate <= 8'd3;
end
8'd3:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= dsend[7]; //发送数据最高位
dstate <= 8'd4;
end
8'd4:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= dsend[7];
dstate <= 8'd5;
end
8'd5:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= dsend[6];
dstate <= 8'd6;
end
8'd6:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= dsend[6];
dstate <= 8'd7;
end
8'd7:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= dsend[5];
dstate <= 8'd8;
end
8'd8:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= dsend[5];
dstate <= 8'd9;
end
8'd9:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= dsend[4];
dstate <= 8'd10;
end
8'd10:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= dsend[4];
dstate <= 8'd11;
end
8'd11:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= dsend[3];
dstate <= 8'd12;
end
8'd12:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= dsend[3];
dstate <= 8'd13;
end
8'd13:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= dsend[2];
dstate <= 8'd14;
end
8'd14:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= dsend[2];
dstate <= 8'd15;
end
8'd15:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= dsend[1];
dstate <= 8'd16;
end
8'd16:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= dsend[1];
dstate <= 8'd17;
end
8'd17:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= dsend[0];
dstate <= 8'd18;
end
8'd18:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= dsend[0];
dstate <= 8'd19;
end
8'd19:
begin
spics <= 1'b1;
spiclk <= 1'b1;
spido <= 1'b1;
dstate <= 8'd20;
end
8'd20:
begin
spics <= 1'b1;
spiclk <= 1'b1;
spido <= 1'b1;
dstate <= 8'd0;
spistate <= idle;
end
default:
begin
spics <= 1'b1;
spiclk <= 1'b1;
spido <= 1'b1;
spistate <= idle;
end
endcase
end
2'b10: //接收数据状态
begin
case(dstate) //片选信号有效
8'd0:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= 1'b1;
dstate <= 8'd1;
end
8'd1:
begin
spics <= 1'b0;
spiclk <= 1'b1;
spido <= 1'b1;
dstate <= 8'd2;
end
8'd2:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= 1'b1;
dstate <= 8'd3;
end
8'd3:
begin
spics <= 1'b0;
spiclk <= 1'b1;
dstate <= 8'd4;
end
8'd4:
begin
spics <= 1'b0;
spiclk <= 1'b0; //下降沿数据读取
dreceive[7] <=spidi; //接收数据最高位
dstate <= 8'd5;
end
8'd5:
begin
spics <= 1'b0;
spiclk <= 1'b1;
dstate <= 8'd6;
end
8'd6:
begin
spics <= 1'b0;
spiclk <= 1'b0;
dreceive[6] <=spidi;
dstate <= 8'd7;
end
8'd7:
begin
spics <= 1'b0;
spiclk <= 1'b1;
dstate <= 8'd8;
end
8'd8:
begin
spics <= 1'b0;
spiclk <= 1'b0;
dreceive[5] <=spidi;
dstate <= 8'd9;
end
8'd9:
begin
spics <= 1'b0;
spiclk <= 1'b1;
dstate <= 8'd10;
end
8'd10:
begin
spics <= 1'b0;
spiclk <= 1'b0;
dreceive[4] <=spidi;
dstate <= 8'd11;
end
8'd11:
begin
spics <= 1'b0;
spiclk <= 1'b1;
dstate <= 8'd12;
end
8'd12:
begin
spics <= 1'b0;
spiclk <= 1'b0;
dreceive[3] <=spidi;
dstate <= 8'd13;
end
8'd13:
begin
spics <= 1'b0;
spiclk <= 1'b1;
dstate <= 8'd14;
end
8'd14:
begin
spics <= 1'b0;
spiclk <= 1'b0;
dreceive[2] <=spidi;
dstate <= 8'd15;
end
8'd15:
begin
spics <= 1'b0;
spiclk <= 1'b1;
dstate <= 8'd16;
end
8'd16:
begin
spics <= 1'b0;
spiclk <= 1'b0;
dreceive[1] <=spidi;
dstate <= 8'd17;
end
8'd17:
begin
spics <= 1'b0;
spiclk <= 1'b1;
dstate <= 8'd18;
end
8'd18:
begin
spics <= 1'b0;
spiclk <= 1'b0;
dreceive[0] <=spidi;
dstate <= 8'd19;
end
8'd19:
begin
spics <= 1'b0;
spiclk <= 1'b0;
spido <= 1'b1;
dstate <= 8'd20;
dataout <=dreceive;
end
8'd20:
begin
spics <= 1'b1; //片选信号无效
spiclk <= 1'b1;
spido <= 1'b1;
dstate <= 8'd0;
spistate <=idle;
end
endcase

end
default:
begin
spics <= 1'b1;
spiclk <= 1'b1;
spido <= 1'b1;
spistate <= idle;
end
endcase
end
end
endmodule

`timescale 1ns / 1ps

Verilog Module测试模块：
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 16:27:15 04/10/2013
// Design Name: spi
// Module Name: E:/fpga/spi_reg/spi_instance.v
// Project Name: spi_reg
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: spi
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////

module spi_instance;

// Inputs
reg rst;
reg clk;
reg rd;
reg wr;
reg [7:0] datain;
reg spidi;

// Outputs
wire spics;
wire spiclk;
wire spido;
wire [7:0] dataout;

// Instantiate the Unit Under Test (UUT)
spi uut (
.rst(rst),
.clk(clk),
.rd(rd),
.wr(wr),
.datain(datain),
.spics(spics),
.spiclk(spiclk),
.spido(spido),
.spidi(spidi),
.dataout(dataout)
// .dataout(datain)
);

parameter PERIOD = 20;

initial begin
// Initialize Inputs
rst = 0;
clk = 0;
rd = 0;
wr = 0;
datain = 0;
spidi = 0;

// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
end

initial begin //时钟信号的产生
forever
#(PERIOD/2) clk = ~clk;
end
initial begin //复位信号的撤销
rst=1;
end
initial begin //写数据
// forever
// wr=0;

rd=1;
//forever
datain=8'b10101010;
end

endmodule

30 / 30