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3组合逻辑电路习题解答

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自我检测题
1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是、、、…、，输出为。输入输出均为低电平有效。当输入…为11010101时，输出为 010 。
4．3线—8线译码器74HC138处于译码状态时，当输入A2A1A0=001时，输出= 11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器，输入信号为两个要比较的一位二进制数，用A、B表示，输出信号为比较结果：Y(A＞B) 、Y(A＝B)和Y(A＜B)，则Y(A＞B)的逻辑表达式为。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。 （√，× ）
10．组合逻辑电路中的冒险是由于 引起的。
A．电路未达到最简 B．电路有多个输出
C．电路中的时延 D．逻辑门类型不同
11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？
A．在输出级加正取样脉冲 B．在输入级加正取样脉冲
C．在输出级加负取样脉冲 D．在输入级加负取样脉冲
12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A．01→10 B．00→10 C．10→11 D．11→01
13．译码器74HC138的使能端取值为 时，处于允许译码状态。
A．011 B．100 C．101 D．010
14．数据分配器和 有着相同的基本电路结构形式。
A．加法器 B．编码器 C．数据选择器 D．译码器
15．在二进制译码器中，若输入有4位代码，则输出有 个信号。
A．2 B．4 C．8 D．16
16．比较两位二进制数A=A1A0和B=B1B0，当A＞B时输出F=1，则F表达式是
。
A． B．
C． D．
17．集成4位数值比较器74LS85级联输入IA＜B、IA=B、IA＞B分别接001，当输入二个相等的4位数据时，输出FA＜B、FA=B、FA＞B分别为 。
A．010 B．001 C．100 D．011
18．实现两个四位二进制数相乘的组合电路，应有 个输出函数。
A． 8 B．9 C．10 D．11
19．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要 个异或门。
A．2 B．3 C．4 D．5
20．在图T3.20中，能实现函数的电路为 。

（a） （b） （c）
图T3.20
A．电路 （a） B．电路（b） C．电路（c） D．都不是
习 题
1．分析图P3.1所示组合逻辑电路的功能，要求写出与-或逻辑表达式，列出其真值表，并说明电路的逻辑功能。

图P3.1
解： CO=AB+BC+AC

真值表
A
B
C
S
CO
A
B
C
S
CO
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
1
0
1
1
0
1
1
1
1
1
1
电路功能：一位全加器，A、B为两个加数，C为来自低位的进位，S是相加的和，CO是进位。
2．已知逻辑电路如图P3.2所示，试分析其逻辑功能。

图P3.2
解：（1）逻辑表达式
，，，

（2）真值表
A
B
C
F
A
B
C
F
0
0
0
0
1
0
0
1
0
0
1
1
1
0
1
1
0
1
0
1
1
1
0
1
0
1
1
1
1
1
1
0
（3）功能
从真值表看出，ABC=000或ABC=111时，F=0，而A、B、C取值不完全相同时，F=1。故这种电路称为“不一致”电路。
6．试设计一个全减器组合逻辑电路。全减器是可以计算三个数X、Y、BI的差，即D=X-Y-CI。当X＜Y+BI时，借位输出BO置位。
解：设被减数为X，减数为Y，从低位来的借位为BI，则1位全减器的真值表如图 (a)所示，其中D为全减差，BO为向高位发出的借位输出。
（1）真值表
X
Y
BI
D
BO
X
Y
BI
D
BO
0
0
0
0
0
1
0
0
1
0
0
0
1
1
1
1
0
1
0
0
0
1
0
1
1
1
1
0
0
0
0
1
1
0
1
1
1
1
1
1

由卡诺图得

电路图

7．设计组合逻辑电路，将4位无符号二进制数转换成格雷码。
解：（1）列出4位二进制码→4位格雷码的转换真值表，如表所示。
输 入
输 出
输 入
输 出
B3
B2
B1
B0
G3
G2
G1
G0
B3
B2
B1
B0
G3
G2
G1
G0
0
0
0
0
0
0
0
0
1
0
0
0
1
1
0
0
0
0
0
1
0
0
0
1
1
0
0
1
1
1
0
1
0
0
1
0
0
0
1
1
1
0
1
0
1
1
1
1
0
0
1
1
0
0
1
0
1
0
1
1
1
1
1
0
0
1
0
0
0
1
1
0
1
1
0
0
1
0
1
0
0
1
0
1
0
1
1
1
1
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
1
1
1
0
1
0
0
1
0
1
1
1
0
1
0
0
1
1
1
1
1
0
0
0
（2）根据真值表分别画出输出变量G3，G2，G1，G0的卡诺图，如图4.1.2-12所示。化简后，得
，，，

（3）由逻辑表达式得电路实现，如图所示。

11．试用卡诺图法判断逻辑函数式
Y（A，B，C，D）=∑m（0，1，4，5，12，13，14，15）
是否存在逻辑险象，若有，则采用增加冗余项的方法消除，并用与非门构成相应的电路。
解：卡诺图如图（a）所示。
最简逻辑函数式为：

此函数存在逻辑险象。只要如图所示增加冗余项即可，逻辑式变为：

用与非门构成的相应电路如图 (b)所示。

（a） （b）
12．已知，求Y的无竞争冒险的最简与-或式。
解：卡诺图如图所示：

上式中为冗余项，以消除竞争冒险。
13．某一组合电路如图P3.13所示，输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合。分析它的竞争冒险现象，如存在，则用最简单的电路改动来消除之。

图P3.13
解：解法1：从逻辑图得到以下表达式：

根据表达式得到卡诺图：

但由于从卡诺图可见，包围圈有两处相切，因此存在竞争冒险现象。可以通过相切点位置增加一个乘积项，得
进一步分析，当ACD=000时， ，由于输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合，因此，当ACD=000时，B必然为0，不会产生竞争冒险。因此，这一项不需要增加，只需要增加。
电路图为：

解法二：如果逻辑表达式在某种取值下，出现、、、，就有可能出现竞争冒险。
根据逻辑表达式，和不会出现。
当A=C=D=0，出现，但由于输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合，因此，当ACD=000时，B必然为0，因此也不会产生竞争冒险。
只有当A=B=1，D=0，出现，存在竞争冒险问题，加冗余项可消除竞争冒险。
14．电路如图P3.14所示，图中①~⑤均为2线—4线译码器。
（1）欲分别使译码器①~④处于工作状态，对应的C、D应输入何种状态（填表P3.12-1）；
（2）试分析当译码器①工作时，请对应A、B的状态写出的状态（填表P3.12-2）；
（3）说明图P3.14的逻辑功能。
表P3.14-1 表P3.14-2
处于工作状态的译码器
C、D应输入的状态

A
B

C
D

①

0
0

②

0
1

③

1
0

④

1
1

图P3.14
解：
处于工作状态的译码器
C、D应输入的状态

A
B

C
D

①
0
0

0
0
0
1
1
1
②
0
1

0
1
1
0
1
1
③
1
0

1
0
1
1
0
1
④
1
1

1
1
1
1
1
0
逻辑功能：由74LS139构成的4线—16线译码器
15．图P3.15所示电路是由3线-8线译码器74HC138及门电路构成的地址译码电路。试列出此译码电路每个输出对应的地址，要求输入地址A7A6A5A4A3A2A1A0用十六进制表示。

图P3.15
解：由图可见，74HC138的功能扩展输入端必须满足E1＝1、才能正常译码，因此E1＝A3＝1；，即A4＝1，A5＝1； ，即A6＝0，A7＝0。所以，该地址译码器的译码地址范围为A7A6A5A4A3A2A1A0＝00111A2A1A0＝00111000～00111111，用十六进制表示即为38H～3FH。输入、输出真值表如表1所示。
表1 地址译码器的真值表
地址输入
译码输出
A7A6A5A4A3A2A1A0

38H
0
1
1
1
1
1
1
1
39H
1
0
1
1
1
1
1
1
3AH
1
1
0
1
1
1
1
1
3BH
1
1
1
0
1
1
1
1
3CH
1
1
1
1
0
1
1
1
3DH
1
1
1
1
1
0
1
1
3EH
1
1
1
1
1
1
0
1
3FH
1
1
1
1
1
1
1
0
16．写出图P3.16所示电路的逻辑函数，并化简为最简与-或表达式。

图P3.16
解：由图（a）写出逻辑函数并化简，得

17．试用一片3线-8线译码器74HC138和最少的门电路设计一个奇偶校验器，要求当输入变量ABCD中有偶数个1时输出为1，否则为0。（ABCD为0000时视作偶数个1）。
解：

连接图

18．用一个8线-3线优先编码器74HC148和一个3线-8线译码器74HC138实现3位格雷码→3位二进制的转换。
解：根据下表可得到连线图：
G2
G1
G0

B2
B1
B0
0
0
0

→

0
0
0
0
0
1

→

0
0
1
0
1
1

→

0
1
0
0
1
0

→

0
1
1
1
1
0

→

1
0
0
1
1
1

→

1
0
1
1
0
1

→

1
1
0
1
0
0

→

1
1
1

19．根据图P3.19所示4选1数据选择器，写出输出Z的最简与-或表达式。
解：
20．由4选1数据选择器和门电路构成的组合逻辑电路如图P3.20所示，试写出输出E的最简逻辑函数表达式。
解：

图P3.19 图P3.20
21．由4选1数据选择器构成的组合逻辑电路如图P3.21所示，请画出在图P3.21所示输入信号作用下，L的输出波形。

图P3.21
解：4选1数据选择器的逻辑表达式为：

将A1=A，A0=B，D0=1，D1=C，，D3=C代入得

根据表达式可画出波形图：

22．已知用8选1数据选择器74LS151构成的逻辑电路如图P3.22所示，请写出输出L的逻辑函数表达式，并将它化成最简与-或表达式。

图P3.22
解：（1）写出逻辑函数表达式：

（2）用卡诺图化简

23．用一个8选1数据选择器74LS151和非门实现：

解：

24．图P3.24所示是用二个4选1数据选择器组成的逻辑电路，试写出输出Z与输入M、N、P、Q之间的逻辑函数式。

图P3.24
解；

25．用二个4选1数据选择器实现函数L，允许使用反相器。

解：

电路图

26．一个组合逻辑电路有两个控制信号C1和C2，要求：
（1）C2C1=00时，
（2）C2C1=01时，
（3）C2C1=10时，
（4）C2C1=11时，
试设计符合上述要求的逻辑电路（器件不限）
解：方法一：真值表→卡诺图化简→逻辑图
真值表
C2
C1
A
B
F
C2
C1
A
B
F
0
0
0
0
0
1
0
0
0
1
0
0
0
1
1
1
0
0
1
0
0
0
1
0
1
1
0
1
0
0
0
0
1
1
0
1
0
1
1
0
0
1
0
0
1
1
1
0
0
0
0
1
0
1
1
1
1
0
1
0
0
1
1
0
1
1
1
1
0
0
0
1
1
1
0
1
1
1
1
1
卡诺图化简

逻辑图

方法二：利用数据选择器和少量门电路实现

27．试用4选1数据选择器74LS153（1/2）和最少量的与非门实现逻辑函数 。
解：

令A1=C，A0=D，，，D2=1，D3=0
连线图：

28．P（P2P1P0）和Q（Q2Q1Q0）为两个三位无符号二进制数，试用一个74LS138和一个74LS151和尽可能少的门电路设计如下组合电路：当P=Q时输出F=1，否则F=0。
解：

29．试用8选1数据选择器74LS151实现逻辑函数L=AB+AC。
解：

30．用8选1数据选择器74LS151设计一个组合电路。该电路有3个输入A、B、C和一个工作模式控制变量M，当M=0时，电路实现“意见一致”功能（A，B，C状态一致时输出为1，否则输出为0），而M=1时，电路实现“多数表决”功能，即输出与A，B，C中多数的状态一致。
解：
M
A
B
C
F
M
A
B
C
F
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
1
0
1
1
1

电路图

31．已知8选1数据选择器74LS151芯片的选择输入端A2的引脚折断，无法输入信号，但芯片内部功能完好。试问如何利用它来实现函数F(A,B,C)＝∑m(1,2,4,7)。要求写出实现过程，画出逻辑图。
解：对于LSTTL集成芯片，某个输入引脚折断后该脚悬空，相当于输入高电平1。74LS151的高位地址端A2折断后，输出不再响应D0，D1，D2，D3输入，8选1数据选择器只相当于一个4选1，此时地址输入为A1A0，数据输入为D4，D5，D6，D7，输出Y等于

与函数F相比较

不难看出，只要令AB为地址，则D4＝C，D5＝，D6＝，D7＝C。逻辑图如图所示。

图A4.2.2-5 题4.2.2-11的电路实现
32．用三片四位数值比较器74LS85实现两个12位二进制数比较。
解：

33．用一片4位数值比较器74HC85和适量的门电路实现两个5位数值的比较。
解：高4位加到比较器数值输入端，最低位产生级联输入。
W0 V0
I(A＞B)
I(A＜B)
I(A=B)
0 0
0
0
1
0 1
0
1
0
1 0
1
0
0
1 1
0
0
1
，，I（A=B）=W0⊙V0

34．用两个四位加法器74283和适量门电路设计三个4位二进制数相加电路。
解：三个4位二进制数相加，其和应为6位。基本电路如图所示。两个加法器产生的进位通过一定的逻辑生成和的高两位。
CO1
CO2
S5
S4
0
0
0
0
0
1
0
1
1
0
0
1
1
1
1
0
，

35．A、B为4位无符号二进制数（B≠0），用一个74LS283、非门和一个其它类型门电路实现：当A=（B-1）模16时，输出Y=1，否则为0。
解：∵ （B-1）模16即为B-1
∴ A=B-1时Y=1，否则Y=0，即B-1-A=B++1-1=B+为0时，Y=1。

36．A、B为四位二进制数，试用一片74283实现Y=4A+B。
解：Y=4A+B=A3A2A1A000+B3B2B1B0

37．用一片74283和尽量少的门电路设计余3码到2421码的转换。
解：余3码到2421码的转换的真值表为：
A3
A2
A1
A0
B3
B2
B1
B0
0
0
1
1
0
0
0
0
0
1
0
0
0
0
0
1
0
1
0
1
0
0
1
0
0
1
1
0
0
0
1
1
0
1
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
0
0
1
1
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
1
0
1
1
0
0
1
1
1
1

从真值表中可以看到，当A3=0时，B=A-3，当A3=1时，B=A+3

38．设计一个一位8421BCD码乘以5的电路，要求输出也为8421BCD码。要求：
（1）用4线/16线译码器及门电路实现 ；
（2）只用四位全加器74LS283实现；
（3）不用任何器件实现。
解：根据题意列出真值表
A3
A2
A1
A0
B7
B6
B5
B4
B3
B2
B1
B0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
1
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
1
0
0
1
0
0
1
0
1
0
1
1
0
0
0
1
1
0
0
0
0
0
1
1
1
0
0
1
1
0
1
0
1
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
1
0
1
0
0
0
1
0
1
（1）从真值表可写出逻辑表达式：
B7=0，
B3=0，
B1=0，
B6=∑m（8，9），
B5=∑m（4，5，6，7），
B4=∑m（2，3，6，7），
B0=B2=∑m（1，3，5，7，9）。

（2）用全加器实现

逻辑图与36题同。
（3）不用任何器件实现
B7=0，B6=A3，B5=A2，B4=A1，B3=0，B2=A0，B1=0，B0=A0
39．利用两片并行进位加法器和必要的门电路设计一个8421BCD码加法器。8421BCD码的运算规则是：当两数之和小于等于9（1001）时，所得结果即为输出；当所得结果大于9时，则应加上6（0110）。
解：连线图如图所示。加法器1完成两个加数得初始加法，加法器2对加法器1输出进行修正。

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