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数字电子技术典型题选
一、填空题
1．在数字电路中，逻辑变量的值只有 个值，即 和 。
2．在逻辑函数的化简中，合并最小项的个数必须是 2n 个。
3．组合逻辑电路的输出仅取决于该电路当前的输入信号,与电路原来的状态 。
4．TTL三态门的输出有三种状态：高电平、低电平和 高阻态 状态。
5．基本的逻辑关系有 ， ， 。
6．组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属于 同步
计数器。
7. A/D转换器的转换过程包括 ， ， ， 四个步骤。
8．施密特触发器有 2 个稳定状态.，单稳态触发器有 1 个稳定状态.，多谐振荡器有 0 个稳定状态。
9．随机存储器RAM的电路结构主要由 、 和 三部分组成。为构成4096×8的RAM，需要 片1024×4的RAM芯片，并需要用 位地址码以完成寻址操作。
10. 8位移位寄存器，串行输入时经 个CP脉冲后，将得到8位数据的并行输出；欲将其串行输出，需经 个CP脉冲后，数码才能全部输出。
11．(93)10= ( ) 16= ( ) 8= ( ) 2 。
12．寻址1M×16的内存单元需要用 根地址线， 根数据线。
13． RS触发器的特性方程为 ，其约束条件为 。
14. D触发器的特性方程 T触发器的特性方程 。
15．正逻辑中，高电平表示 ，低电平表示 。
16．时序逻辑电路通常由 和 两部分组成。
17．共阴极的LED数码管应与输出 电平有效的显示译码器匹配。
18.共阳极的LED数码管应与输出 　　 电平有效的显示译码器匹配。
19．某逻辑函数F的卡诺图如图所示，则F= 。

20.单稳态触发器的特点是电路有一个 　　　　 和一个 　　　　 。

21.“逻辑相邻”是指两个最小项 　 因子不同，而其余因子　　　　　。
22..在数字系统中，所有的运算都可以分解成 和 两种操作。
23..TTL电路如图,则　F1= 　 F2=
F3=

24. CMOS电路的阈值电压为 。
25. 现场可编程门阵列FPGA 主要由IOB CLB 互连资源 和 SRAM组成。
25. A/D转换过程包括 ， ， ， 等步骤。
27. 电路如图,则　 F1= F2=
F3=
28．若，则它的对偶式为 。
29．单稳态触发器的特点是电路有一个 态和一个 态 。
30．时序逻辑电路通常由 和 两部分组成。
31．数字电路在稳态时，电子器件(如二极管，三极管)处于开关状态，即工作在
区和 区。
32．某逻辑函数F的卡诺图如图所示，则F= 。

33. 设计一个8分频电路，至少需要 个触发器。
34. 现场可编程门阵列FPGA芯片的主要供应厂商有 、 和
LATTICE等。
35对13个信号进行编码时，需要使用的二进制代码的位数为 位。
36，JK触发器实现D触发器的功能时，应该使J= ，K= 。
37下图所示波形是一个 进制计数器的波形图。

38如果TTL的输入端开路，相当于接入 (高电平，低电平)。
39描述时序逻辑电路的三个方程分别是 、 和
40欲对15个符号进行二进制编码，至少需要 位二进制数；
41分别写出图（a）、（b）、（c）所示电路中的输出函数表达式：
Y1=__________________________、 Y2=______________________________、
Y3=_____________________ ______
JK触发器的特性方程为_____ _______，D触发器的特性方程为__________
42. 74HC153为四选一数据选择器，Z=______ ;

43．化简逻辑函数的方法，常用的有 公式 和 卡诺图 。
44.已知函数，反函数= （A+/B）*/（/A+C），对偶式Y ’= （/A+B）*/（A+/C） 。
45．四位双向移位寄存器74LS194A的功能表如下，要实现保持功能， 应使 RD= ；S1= , S0= ，当 RD=1；S1=1, S0=0时，电路实现 功能。

S1 S0
工作状态
0
1
1
1
1
× ×
0 0
0 1
1 0
1 1
置 零
保 持
右 移
左 移
并行输入
46．若要构成七进制计数器，最少用 个触发器，它有 个无效状态。
47．在555定时器组成的施密特触发器、单稳态触发器和多谐振荡器三种电路中， 电路能自动产生脉冲信号，其脉冲周期T≈ 。
48. 用555定时器组成的三种应用电路如图所示，其中图（a）、（b）、（c）分别对应的电路名称是（a） ，（b） ，（c）

49．欲对160个符号进行二进制编码，至少需要 位二进制数；16路数据分配器，其地址输入端有 个；2n选1的MUX，其地址端有______个，其数据输入端有_________个．
50．欲构成可将1kHZ的脉冲转化为50HZ的脉冲的分频器，该电路至少需要用 5 个触发器；该电路共有 20 个有效状态。某计数器的状态转换图如下图所示，该计数器为 进制 法计数，它有 个有效状态，该电路（有或无） 自启动能力？

51．Ttl电路如图，分别写出下图（a）、（b）、（c）、（d）所示电路中的输出函数表达式：Y1= Y2= /(AB) ；Y3= /(AB) ； Y4= /(AB)*/(BC) ；

52．如图所示电路的逻辑表达式， F=1时的全部输入变量取值组合有 12 个．

53．如下图所示的组合逻辑电路中的74138为3线-8线译码器，写出如图所示电路中各输出函数的最简与或表达式：F1= F2=

54.下图是某ROM存储阵列的点阵图，A3、A2、A1、A0为地址线，D3、D2、D1、D0为数据线。试分别写出D3、D2、D1关于A3、A2、A1、A0的逻辑表达式。图中的点‘·’表示在行线和列线交叉处连接了存储元件。

55写出下图Y0~Y4的表达式

56. 由四位并行进位加法器74LS283如图所示，当A=0时，X3X2X1X0=0111，Y3Y2Y1Y0=0100，Z3Z2Z1Z0=_____________，W=_____________ 。
电路功能为有符号数求和运算（加减运算）：；
A＝0时： Z＝X＋Y＝1011； W＝Co＝0；

二、逻辑函数化简与变换：
1. 试求逻辑函数F的反函数的最简与或式， 并用与或非门实现电路

解：

2．证明下列各逻辑函数式：
左式=
=
=
==右式
原式成立
3. 将下列逻辑函数化简成最简与或及与非-与非表达式（答案略）

三、 组合逻辑电路的分析与设计
1、4选1数据选择器74LS153的功能表达式为 ：

试写出下图电路输出z的逻辑函数式。/A/B+/AC+A/C

四、已知函数
1. 用卡诺图法化简为最简与-或式；
2. 画出最简与-或式逻辑图；
3. 写出用与非门实现的逻辑表达式；

五、设计一位8421BCD码的判奇电路，当输入码中，1的个数为奇数时，输出为1，否则为0。
（1）画出卡诺图，并写出最简“与－或表达式”；
（2）用一片8选1数据选择器74LS151加若干门电路实现，画出电路图。

解：（1）卡诺图：

最简“与－或式”：；
（2）电路图：

六、某组合逻辑电路的芯片引脚图如题图所示。

1．分析题图所示电路，写出输出函数F1、F2的逻辑表达式，并说明该电路功能。
2．假定用四路数据选择器实现题图所示电路的逻辑功能，请确定下图所示
逻辑电路中各数据输入端的值，画出完善的逻辑电路图。

解：1．写出电路输出函数F1、F2的逻辑表达式，并说明该电路功能。

该电路实现全减器的功能功能。
2．假定用四路数据选择器实现该电路的逻辑功能，请确定给定逻辑电路中各数据
输入端的值，完善逻辑电路。

七、 3线-8线译码器74LS138逻辑功能表达式为 ， ，……， ， ，正常工作时，S1 =1, S2=S3=0 。1、试写出Z1和Z2 的逻辑函数式。

八．74HC138为3线-8线二进制译码器，利用74HC138设计一个组合逻辑电路，输出逻辑函数式为：
1. 写出74138输出端Y0’端的表达式：
2. 74138实现Z1的过程；
3. 画出逻辑电路图；

九、用3线-8线译码器74LS138芯片设计一位全加器（全减器），可附加门电路，要求写出真值表、逻辑表达式，画出逻辑电路图。
解：真值表（略）.逻辑表达式如下：

逻辑电路图如下：
减法自行设计
十、D触发器和JK触发器组成的逻辑电路及其输入端的波形如下图所示，试画出Q1、Q2端的波形。设初态为Q1=Q2=1。

十一、试用最少的与非门设计实现一个一位十进制数（用8421BCD码表示）的四舍五入电路，当数码大于等于5时输出为1，否则输出为0。要求列出真值表、卡诺图，写出最简表达式，并画出逻辑电路图：（1）直接用门电路实现；（2）用两片3-8线译码器74138实现；（3）用4-1MUX及必要的门电路实现。
解：逻辑表达式为：

（1）；（2）（3）答案略，自己做！
十二、由四位并行进位加法器74LS283构成下图所示电路：
（1）．当A=0时，X3X2X1X0=0011，Y3Y2Y1Y0=0100求Z3Z2Z1Z0=?，W=?
（2）当A=1时，X3X2X1X0=1001，Y3Y2Y1Y0=0101求Z3Z2Z1Z0=?，W=?
（3）写出X(X3X2X1X0)、Y(Y3Y2Y1Y0)、A与Z(Z3Z2Z1Z0)、W之间的算法公式，并指出其功能。

解：（1）A＝0时： Z＝X＋Y＝0111； W＝Co＝0；
（2）A＝1时：＝0100； ；
（3）电路功能为有符号数求和运算（加减运算）：
；
十三、用74283及门电路构成一位8421 BCD码加法器

解：大于9或有进位输出，就加6同时输出进位

十四、由4位二进制计数器74LS161和8选1数据选择器74LS152构成的电路的如图，假设74LS161初始状态Q3Q2Q1Q0=0000，请画出在CP作用下，输出端的波形，并说明的功能。

十五、数据选择器74LS151如图所示。
(1) 求图电路的输出逻辑表达式；

(2) 试用一片数据选择器74LS151实现组合逻辑函数
Y = f（A，B，C）= ∑m(0,1,2,3,4,5)

十六．画触发器电路时序图
1、试画出如图所示电路在输入波形CP、及D作用下Q1及Q2的输出波形．
设电路初态Q1Q2=11，且不计传输时延．
解：

十七、分析图示电路的逻辑功能，写出电路的驱动方程、状态方程，画出电路的状态转换图和输出波形，初始态Q2Q1=00。

十八．时序逻辑电路分析与设计
1、试分析如图所示的时序逻辑电路，要求：
（1）列出驱动方程、状态方程
（2）Q2、Q1、Q0状态表，画出状态图
（3）画出在CP脉冲作用下三个触发器的状态信号和Y的波形图,设三个触发器的初态均为0。

解：（1） 驱动方程：J0 = K0 = 1 J1 = K1 = J2 = K2 =

（2） 状态表
Q2n Q1n Q0n
Q2n+1Q1n+1 Q0n+1
000
001
001
010
010
011
011
100
100
101
101
110
110
111
111
000
触发器构成模8计数器，数据选择器74151产生所需序列10001111

十九、如图6所示电路中X为控制端；试分析当X=0和X=1时电路的逻辑功能；写出驱动方程、状态方程和状态图，并画出当X=1时的时序图； (设初始状态Q1Q0=11)。
解：
驱动方程

状态方程

状态图

当外部输入X=0时，状态转移按00→01→10→11→00→…规律变化，实现模4加法计数器的功能；当X=1时，状态转移按00→11→10→01→00→…规律变化，实现模4减法计数器的功能。所以，该电路是一个同步模4可逆计数器。X为加/减控制信号，Z为借位输出

二十、电路如题图所示，其中RA=RB=10kΩ,C=0.1μf，试问：
1）．在Uk为高电平期间，由555定时器构成的是什么电路，其输出U0的频率f0=?
2）．分析由JK触发器FF1、FF2、FF3构成的计数器电路，要求：写出驱动方程和状态方程，列出状态转换表，画出完整的状态转换图；
3）．设Q3、Q2、Q1的初态为000，Uk所加正脉冲的宽度为Tw=6/f0，脉冲过后Q3、Q2、Q1将保持在哪个状态？
解：1）．多谐振荡器 f0=476Hz；
2）．写出驱动方程、状态方程，列出状态转换000->100->110->111->011->001->回到100；

3）．Q3Q2Q1=100；
二十一、画出题图（a）、（b）的状态转换图，分别说明它们是几进制计数器。

解：11进制，12进制，67进制

二十二、分析如下电路
(1)同步十制集成计数器CT74160的功能表如下所示。
说明下图所示电路为几进制计数器，并画出其有效循环状态图；
CT74160的功能表

2)用反馈清零法将其构成一个同步37进制计数器。

二十三、给出同步十进制集成计数器CT74160的功能表。74LS138为3线—8线译码器；
（1） 说明题图所示电路中CT74160构成的是几进制计数器？并画出其有效循环状态图；
（2） 画出在图8给定的CP脉冲作用下输出Y的波形图
（3） 用整体清零法将两片CT74160构成一个同步36进制BCD码计数器。
解：（1）5进制，0000—0001—0010—0011—0100—0000
（2）

（3）先同步级联再反馈清零，清零逻辑：CR=Q5Q4Q2Q1(0011，0110)

二十四、在图示电路中，Ra、Rb、R1、R2分别为四个4位移位寄存器，其移位方向如图示为右移，设Ra、Rb内已存有二进制数码（见图），则在第四个CP脉冲作用后，移位寄存器R1中的数码为 ，R2中的数码为 ；

二十五、 试用JK触发器设计一个同步三进制加法计数器
解：
状态图如下：
00 01 10

由K图得Q1n+1=Q0n；Q0n+1=/Q1n*/Q0n
得：J1=Q0n，K1=/Q0；
J0=/Q1n，K0=1

二十六、数字系统设计时，常用如图所示电路来检测输入信号的上升沿，
1）已知输入信号Din如图所示，设触发器初态为0，画出检测输出信号DECT波形。

2）用verilog HDL 描述上述电路
module risedetect（
input clk，
input Din，
input rst,
output DETECT)；
reg[1:0] dinreg;
assign DETECT=dinreg[0]&~dinreg[1];
always @ (posedge clk or posedge rst)
begin
if(rst) dinreg=>2’b00;
else dinreg=>{dinreg[0],Din};
end
endmodule
二十七、用Verilog HDL语言设计一个256进制加法计数器，要求可以异步复位，可以输出进位。

二十八、组合逻辑设计：试用图示3线-8线译码器CT3138和门电路设计一个交通灯监控装置，请写出完整步骤。

二十九、在数字系统设计时，常用如图5所示电路来检测输入信号的上升沿，
1）已知输入信号Din如图6所示，设触发器初态为0，请画出检测输出信号DECT波形

图5 图6

2）用verilog HDL 描述上述电路

三十、分析如下电路，假设各触发器初始状态都为0。

1）画出输出Y的波形
2）说明此电路的功能
3）用Verilog HDL 实现这个电路
解1

2用于检测有效电平，当检测到连续三个高电平时，输出有效信号
3.程序如下
module activedetect(clk ,rst, x, y);
input clk, rst;
output x;
output y;
reg[2:0] q;
always @(posedge clk or posedge rst)
begin
if(rst) q<=0;
else q<={q[1:0],x};
end
assign y= &q;
endmodule
三十一．现有如下图所示的4×4字位容量RAM若干片，如需把它们扩展成8×8字位RAM。
1）.试问需用几片4×4字位容量 RAM？ 2）画出扩展后的电路图(可用少量与非门)。
解：1）用4×4RAM扩展成8×8RAM时，需要进行字扩展和位扩展，所以需要4片4×4RAM。

2.扩展后电路如图

三十二． 脉冲波形的产生与整形
1、图示电路是由555定时器和计数器构成的一个定时电路，试回答下列问题：
1）电路中555定时器接成何种电路？
2）设计数器的初态为Q3Q2Q1Q0=0000，当开关S接通后经过多少时间发光二极管LED变亮？

（1） 多谐震荡器
（2）1720S

三十三、如图vi为施密特反相器输入信号，请画出输出信号vo波形。解：
三十四、所示电路是由555定时器构成的施密特触发器，VCC＝12V, C1=0.01µF。
（1）计算VT+、VT-及回差电压
（2）画出Uo的波形。

解：VT+=8V，VT-=4V及回差电压=4V。

三十五、由5G555构成的多谐振荡器如图所示。
1）说明A的逻辑值为何值时，电路起振；
2）设R1、R2、C为已知，求UO 的振荡频率；
3）求波形的占空比。

三十六、 组合逻辑设计 ：
1全加器，
2全减器，
3交通灯，
4三人表决电路，
5数据比较器

注意事项：
1.本套复习资料包含了绝大部分考试题型
2.所附答案不一定正确，请大家认真做一遍。

（注：专业文档是经验性极强的领域，无法思考和涵盖全面，素材和资料部分来自网络，供参考。可复制、编制，期待你的好评与关注）