数字电路课程设计.ppt

数字电路课程设计课程内容安排-24学时,6次课一、FPGA入门知识及VHDL,Vrilog基础语法二、Quartus II使用、开发流程三、DE2开发板使用及FPGA下载编程四、课程设计自行调试(一)五、课程设计自行调试(二)六、考试及验收2021/2/282考核办法（百分制）o平时成绩，迟到一次扣10分，旷课一次扣20o课程设计(60)，完成课设程序，功能调试成功，并且通过验收o实验考试(40)，在60分钟时间内完成考试要求2021/2/283奖励o鼓励创新o难度o竞赛o论文2021/2/2841 可编程逻辑器件基本概念oPLDnProgrammable Logic Devicen可编程逻辑器件oCPLD/FPGAnComplex Programmable Logic Deviceo复杂可编程逻辑器件nField Programmable Gate Arrayo现场可编程门阵列2021/2/2852 可编程逻辑器件CPLD与FPGA的区别CPLDFPGA内部结构ProducttermLookup Table程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源EAB，锁相环保密性可加密一般不能保密2021/2/2863 可编程逻辑器件主要制造商n最大的PLD供应商之一nFPGA的发明者，最大的PLD供应商之一2021/2/2874 VHDLoHDLnHardware Description Languagen硬件描述语言 oVHDLoVerilog HDLoSystem CoSystem VerilogoVHDL其英文全名为VHSIC Hardware Description Language，而VHSIC则是Very High Speed Integrated Circuit的缩写，意为甚高速集成电路，故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。2021/2/2885 基本语法o算术运算符+、-、*、/、（%、*仅限于Verilog)o逻辑运算符VHDL:AND、OR、NAND、NOR、XOR、XNOR、NOTVerilog:&、|、！o关系运算符=、/=、=o并置(连接)运算符&2021/2/2896 基本语法n数字型：整数、实数，Bb,Oo,Dd,Hhn字符型：0,”0000”nVhdl:9种数值：0、1、Z（能被综合）,.nVerilog:四种：0、1、Z、Xn标识符：1、字母数字下划线 2、开头必须是字母 3、结尾不可用下划线 4、两个下划线不可连用 5、关键字不可用 6、$(限于Verilog)2021/2/28102021/2/28118VHDL的基本语法基本结构oVHDL程序的基本结构nLibraryo库nEntity o实体nArchitectureo结构体nPackageo程序包nConfigurationo配置2021/2/28129库o库(library)是经过编译后的数据的集合，它存放程序包定义、设计实体定义、结构体定义和配置定义o在VHDL中，库的说明总是放在设计单元的最前面，对需引用的资源库及程序包进行说明，类似于C语言中的.h头文件引用2021/2/281310引用库文件库文件调用时的格式为 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_unsigned.all;2021/2/281411设计实体和结构体的概念o接口描述称为实体(entity)，它提供该单元的公共信息，如名称、端口等；o内部特性描述称为结构体(architecture)，它定义单元的内部操作特性实体实体结构体结构体端口端口进程进程2021/2/281512 Verilog的基本语法实体oEntity：与外部电路的接口描述 module 实体名 (端口类型数据类型 端口名称）；endmodule端口类型：inin,out,inoutout,inout数据类型：n-1,0 2021/2/281612 VHDL的基本语法实体oEntity：与外部电路的接口描述 Entity 实体名 IS generic(类属表);port(端口表);End Entity 实体名；Port(端口名称:端口类型 数据类型;)；端口类型：inin,out,inout,buffer out,inout,buffer 数据类型：std_logic，std_logic_vector(n-1 downto 0)2021/2/281713 VHDL的基本语法结构体oArchitecture：实体的内部结构与端口之间的逻辑关系 Architecture 结构体名of 实体名 IS 结构体说明语句 begin 结构体功能描述语句 End Architecture 结构体名；说明语句：常数，信号，元件例化信号：signal 信号名称：数据类型 Verilog:wire功能描述：并行语句2021/2/281818 VHDL的基本语法并行语句o赋值语句赋值语句=oWhen-Else条件选择语句 信号A=信号B When（条件式1）Else 信号C When（条件式2）Else 信号D；2021/2/281919 VHDL的基本语法并行语句oWithSelect数值选择语句 With 选择信号X（X代表数值)Select 信号A信号A1,组件信号 B=信号B1,);U2：元件名称2 Port Map(信号A1,信号B1,);调用元件名称 新元件名称（.调用元件引脚名（新元件引脚名），.调用元件引脚名（新元件引脚名），.调用元件引脚名（新元件引脚名）；Verilog2021/2/282120VHDL的基本语法并行语句o进程语句过程名：Process（敏感表）变量 Begin 顺序语句 End Process 过程名 ；变量：variable 变量名称：数据类型Verilog:always()beginend2021/2/282211 VHDL的基本语法信号与变量的不同o实际的物理意义不同o定义方式不同signal，variableo赋值方式不同:信号 语句命令块A;When 信号值2=语句命令块B;When 信号值3=语句命令块C;:When others =语句命令块n;End case；2021/2/2825library ieee;use ieee.std_logic_1164.all;entityis port();end;architecture of is1、signal信号名称：信号名称：std_logic、std_logic_vector()、integer range 0 to 49999999;2、ComponentPort（）end Componentbegin 并行语句：并行语句：1、=，2、When-Else，3，WithSelect4、Port Map 5、process()变量语句变量语句variableBegin顺序语句：顺序语句：1、If Then,2、Case-Whenend process：end;2021/2/2826练习RTL描述：1、用and_2做实体名，做与门，做仿真2、用or_2做实体名，做与门，做仿真3、用xor_2做实体名，做异或门，做仿真2021/2/28274、用fulladder_1做实体名a,b,c输入，s,c1输出,做全加器S=a xor b xor cc1=(a and b)or(b and c）or（a and c）5、结构描述：用fulladder_2做实体名a,b,c输入，s,c1输出,做全加器用signal、component语句，做全加器2021/2/2828练习6、行为描述 用PROCESSCASE-WHENSignal&语句 编写2-4译码器 用decoder做实体名，输入信号为a,b,输出为c输入输入输出abc0011100111011010111101112021/2/2829练习7、译码管译码电路重点考虑 用PROCESSCASE-WHENSignal&语句 编写2-4译码器 用decoder做实体名，输入信号为a,b,输出为c输入输入输出abc0011100111011010111101112021/2/2830复习library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entityis port(：inoutinoutbuffer std_logic std_logic_vector(downto 0）);end;2021/2/2831architecture of is1、signal ：std_logic、std_logic_vector()、integer range 0 to 49999999;赋值赋值“=”;2、Component Port（）end Component;begin 并行语句：并行语句：1、ccccccccccc if in1=0 then out1=1;next_state=s1;else out1=0;next_state if in1=0 then out1=0;next_state=s0;else out1=1;next_state next_state=sx;end case;end process;end behave;process(clk,rst)begin if rst=1 then current_state=s0;elsif rising_edge(clk)then current_state=next_state;end if;end process;2021/2/2849