嵌入式SoC系统设计第58章ISE开发进阶SoC原理与技术基础基于SystemGenerator基于FPGA可编程嵌入式开发初步.pptx
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1、嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用vISE提供的提供的IPCore面向复杂设计的软核面向复杂设计的软核ISE版本的适用性版本的适用性XilinxFPGA芯片的适用性芯片的适用性v系统系统IPCore的生成的生成在在ISE的的Project中直接生成中直接生成ISE-Accessories-CoreGeneratorISE-Accessories-ArchitectureWizardIP参数化设计参数化设计嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v方法方法1:定制:定制ISE中一个已有的中一个已
2、有的IPCore小写小写嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v定制定制同步同步FIFOCore为例为例IP Core使用说明使用说明嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v生成生成点击点击GenerateISE的的ModuleView窗口中出现所生成的窗口中出现所生成的IPCore嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v例化例化生成生成IPCore后,工程所
3、在文件夹下产生下列文件后,工程所在文件夹下产生下列文件.xco是是IPCore配置文件配置文件例化的时候识别例化的时候识别.xco.edn是网表文件是网表文件.v和和.vhd是模块的封装源代码是模块的封装源代码嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v方法方法2:CoreGenerator嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v配置配置芯片配置芯片配置嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v配置配置生成配置生成配置嵌入式系统工程系嵌入式系统工程系嵌
4、入式系统工程系嵌入式系统工程系IPCore的使用的使用v配置配置高级配置高级配置嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v方法方法2:ArchitectureWizardIP复杂的复杂的IPCore生成,如生成,如DCM嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用v例化例化产生的关键文件产生的关键文件.ucf是约束文件是约束文件.xaw是二进制的是二进制的Core文件文件(例化
5、时和(例化时和.xco的使用类似)的使用类似).v是模块的封装源代码是模块的封装源代码.ngc二进制网表文件(根据综合选项不同而生成)二进制网表文件(根据综合选项不同而生成)嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用vIPCore端口声明端口声明ViewHDLFunctionalModel嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IPCore的使用的使用vIPCore的说明的说明IPCore生成后,添加到工程中被认为是黑盒子,不会生成后,添加到工程中被认为是黑盒子,不会被重新综合;被重新综合;IPCore的可移植性与的可移植性
6、与ISE的版本和芯片类型有关;的版本和芯片类型有关;部分部分IPCore是付费使用的。是付费使用的。嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户用户IPCore的生成的生成v如何将自己的代码封装成一个如何将自己的代码封装成一个IPCore?v可以提供给他人使用,但不想被篡改或者开源可以提供给他人使用,但不想被篡改或者开源v方法:方法:提供提供verilogwrapper文件(文件(.v文件),只提供端口描文件),只提供端口描述和参数;述和参数;提供提供.edn文件或者文件或者.ngc文件等同名的网表文件。文件等同名的网表文件。嵌入式系统工程系嵌入式系统工程系嵌入式系统工
7、程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)vUCF是项目实现不可缺少的部分是项目实现不可缺少的部分vUCF生成方法生成方法1NewSouce-ImplementationConstraintsFile模块关联模块关联非常重要非常重要嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)vUCF生成方法生成方法2UserConstraints嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)vUCF主要三个组成部分主要三个组成部分引脚约束:引脚位置和类型配置;引脚约束:引脚位置和类型配置
8、;面积约束:模块的布局布线区域配置;面积约束:模块的布局布线区域配置;时序约束:时钟约束、关键路径约束等。时序约束:时钟约束、关键路径约束等。UCF语法:类似于一种脚本语言语法:类似于一种脚本语言NET|INST|PIN“Signal_name”Attribute图形工具:图形工具:PACE编辑器,约束编辑器编辑器,约束编辑器参见教材参见教材4.4节自行学习节自行学习嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)v引脚约束引脚约束嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)v引脚约束引
9、脚约束引脚的参数可以进一步配置引脚的参数可以进一步配置嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)v引脚约束引脚约束配置成功后,打开配置成功后,打开.ucf文件文件嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)v面积约束面积约束将将Logic的模块指定到芯片的某个区域编辑的模块指定到芯片的某个区域编辑一般不需要一般不需要嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)v时钟约束时钟约束全局约束全局约束必选,主要针对全局时钟必选,主要针
10、对全局时钟引脚时序约束引脚时序约束padtopad,clocktopad高级约束高级约束分组约束,高级时序约束分组约束,高级时序约束特定约束特定约束特定约束(较少使用)特定约束(较少使用)语法规则较为复杂语法规则较为复杂嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)v重新查看重新查看.ucf文件文件嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件(用户约束文件(UCF)v关于关于UCF文件的几点说明文件的几点说明UCF语法较为复杂,需要确切知道含义;
11、语法较为复杂,需要确切知道含义;图形界面的选项可以自动转换为图形界面的选项可以自动转换为UCF语句;语句;如果要在如果要在FPGA上实现,时钟约束、引脚约束必填;上实现,时钟约束、引脚约束必填;UCF通常关联顶层模块,综合选项中默认包含;通常关联顶层模块,综合选项中默认包含;UCF引脚配置要非常小心,严格遵照引脚配置要非常小心,严格遵照PCB图和芯片手图和芯片手册的要求,否则可能烧毁昂贵的册的要求,否则可能烧毁昂贵的FPGA芯片;芯片;某些特殊引脚约束或者复杂约束,只能通过某些特殊引脚约束或者复杂约束,只能通过UCF语句语句来生成;来生成;UCF编写不正确,无法进行综合以后的后续步骤。编写不正
12、确,无法进行综合以后的后续步骤。嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISEimplementdesign配置配置vImplement在综合之后执行,需要有在综合之后执行,需要有.ucf文件文件v包括包括Translate、Map、Place&Routev属性卡可以集中修改,也可以分项修改属性卡可以集中修改,也可以分项修改v每个步骤都会生成分析报告每个步骤都会生成分析报告v详细属性配置参考教材详细属性配置参考教材4.3.3节节嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISEimplementdesign配置配置vTranslate属性属性通常使用
13、默认属性通常使用默认属性生成生成.ngd文件文件所包含的三个工具所包含的三个工具较少使用较少使用嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISEimplementdesign配置配置vTranslate报告报告嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISEimplementdesign配置配置vMap属性属性通常使用默认属性通常使用默认属性主要需要调整的属性:主要需要调整的属性:LUT输入输入面积与速度面积与速度IOB所包含的四个工具所包含的四个工具较少使用较少使用嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISEimpleme
14、ntdesign配置配置vMap报告(很长,关注以下几个部分)报告(很长,关注以下几个部分)嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISEimplementdesign配置配置vPlace&Route属性属性主要需要调整的属性:主要需要调整的属性:布线努力程度布线努力程度运行开销表运行开销表部分工具比较重要部分工具比较重要嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISEimplementdesign配置配置vPlace&Route报告(也很长)报告(也很长)嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真
15、静态时序分析与布局布线后仿真v静态时序分析静态时序分析当布局布线效果不理想时使用当布局布线效果不理想时使用产生布局布线静态时序产生布局布线静态时序使用使用TimingAnalyzer进行分析进行分析嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真错误时序会被标红错误时序会被标红嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真三种后仿真三种后仿真生成文件生成文件GeneratePost-TranslateSimulationModelxxx_transl
16、ate.vGeneratePost-MapSimulationModelxxx_map.v,xxx_map.sdfGeneratePost-Place&RouteSimulationModel主要使用布局布线后仿真主要使用布局布线后仿真xxx_timsim.v,xxx_timsim.sdf嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真v布局布线后仿真方法布局布线后仿真方法新新 建建 一一 个个 目目 录录,将将 编编 写写 的的 仿仿 真真 测测 试试 文文 件件、xxx_timsim.v、xxx_timsim.sdf、
17、glbl.v文文件件复复制制到到此此目目录录下下;(注注意意:一一定定不不要要编编写写的的源源代代码码,glbl.v在在ISE根目录根目录/verilog/src下)下)如如果果使使用用了了宏宏定定义义文文件件(.v)、其其他他仿仿真真模模型型文文件件(.v)也添加进来;)也添加进来;打开打开ModelSim,新建一个,新建一个Project,添加上述文件;,添加上述文件;编译所有文件;编译所有文件;vsim-L XilinxCoreLib_ver-L unisims_ver-Lsimprims_ver-t1ps+maxdelayssimulate_moduleglbl嵌入式系统工程系嵌入式系
18、统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真v将将uut(例化的源代码顶层)添加到波形中(例化的源代码顶层)添加到波形中嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真v后仿真也可以采用非命令行方法,请自行查阅相后仿真也可以采用非命令行方法,请自行查阅相关资料;关资料;v后仿真时间较长,与功能仿真可能相差几个数量后仿真时间较长,与功能仿真可能相差几个数量级的时间;级的时间;v如果源代码较为庞大,生成后仿真模型的过程也如果源代码较为庞大,生成后仿真模型的过程也会比较耗时。会
19、比较耗时。嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系功耗分析功耗分析vXPower功耗分析功耗分析在仿真文件中某个在仿真文件中某个initial语句中需要增加语句中需要增加$dumpfile(design.VCD);$dumpvars(1,test_v.uut);运行运行GeneratePowerData运行运行AnalyzePower嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系功耗分析功耗分析v分析报告分析报告嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系功耗分析功耗分析vXPower使用(后续部分参考教材使用(后续部分参考教材4.
20、3.5节)节)嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置vFPGA配置模式配置模式主模式主模式PROM配置(最终产品)配置(最终产品)从模式从模式JTAG模式模式主机配置(调试)主机配置(调试)vJTAGJointTestActionGroup一种国际标准测试协议一种国际标准测试协议vJTAG边界扫描边界扫描TDI、TDO、TMS、TCKVCC、GND嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置vJTAG下载电缆下载电缆并口电缆并口电缆ParallelIII电路公开,可自行制作电路公开,可自行制作Parallel
21、IVUSB电缆电缆价格较为昂贵,速度和稳定性远优于并口电缆价格较为昂贵,速度和稳定性远优于并口电缆vJTAG配置电路配置电路参见教材参见教材5.3节自行学习节自行学习菊花链菊花链嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v配置文件的生成配置文件的生成PC调试的配置选项调试的配置选项CCLK用于主模式用于主模式PROM配置,内部产生配置,内部产生JTAGCLOCK用于用于JTAG调试调试嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v配置文件的生成配置文件的生成执行执行生成生成.bit文件文件嵌入式系统工程系嵌入式系
22、统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v启动启动iMPACT选择边界扫描选择边界扫描也可以取消也可以取消然后点击然后点击进行自动检测进行自动检测嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v下载配置下载配置右键右键Program,选中生成的,选中生成的.bit文件文件下载成功后,提示下载成功后,提示“Success”嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v采用采用PROM配置配置FPGA生成的生成的.bit文件需要转换成文件需要转换成.mcs文件文件下载到下载到PROM中,中,PROM自
23、动配置自动配置FPGA执行执行嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v选择所使用选择所使用PROM芯片芯片嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v选择选择.bit文件转换文件转换(注意:此时要用(注意:此时要用CCLK时钟生时钟生成成.bit)嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置vJTAG菊花链菊花链嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v多片多片PROM配置配置嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系
24、嵌入式系统工程系FPGA的配置的配置vSystemACE配置配置可参考可参考PROM配置配置教材教材5.3.6节节嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系SoC原理与设计基础原理与设计基础vSoC基本概念基本概念vSoC技术特点技术特点vSoC设计的关键技术设计的关键技术vSoC发展趋势发展趋势v基于基于FPGA的的SoC应用技术应用技术片上总线片上总线嵌入式嵌入式RISCCPU软件无线电软件无线电芯片级应用系统芯片级应用系统嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系SoC基本概念基本概念vSoC(SystemonChip)片上系统片上系统狭狭义义
25、:信信息息系系统统核核心心的的芯芯片片集集成成,将将系系统统关关键键部部件件集集成在一块芯片上成在一块芯片上广义:微小型系统广义:微小型系统SoC在集成电路在集成电路(IC)向集成系统向集成系统(IS)转变大方向下产生转变大方向下产生1994年年Motorola的的FlexCore系统系统1995年年LSILogic公司为公司为Sony公司设计的公司设计的SoC嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系SoC技术特点技术特点v半导体工艺技术的系统集成半导体工艺技术的系统集成v软件系统和硬件系统的集成软件系统和硬件系统的集成vSoC具具有有以以下下几几方方面面的的优优势势,
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