EDA原理及应用_10_component.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,VHDL,的,层次化设计,使多个设计者并行工作,可对每个模块单独仿真，便于减少错误和,Debug,分阶段完成设计,使一些通用模块能够重复使用,增加程序的可读性,层次化设计用到的基本概念：库、包、元件（,Component,）、,函数（,Function,）、,过程（,Procedure,）,等。,1,库（,Library,）,已编译的数据集合，存放包集合、实体、构造体、数据类型、函数、过程和配置的定义,库的种类,VHDL,系统库：,std,、,library,ieee;,VHDL,工作库,-,WORK,存放当前正在设计的编译结果，比如其他成员的设计结果,厂家自定义库,Max+PlusII,中有,lpm,库，定义了许多数字电路基本元件,Library,lpm;,ieee,库的内容在,maxplus2vhdl93,目录下,2,包（,Package,）,每个库可包含一个或多个包,在,Architecture,中定义的,Type,、,Component,、,Function,或其它声明对于别的设计文件来说都是不可见的。,Package,中定义的对于其它设计是可见的。,Use library_name.package_name.item,如果想,Package,中所有定义都可见，则,item,用,all,来代替,3,IEEE标准库,数据类型,基本的运算,Std_logic_1164,std_logic、std_logic_vector,and、nor等,Std_logic_arith,UNSIGNED、SIGNED,+、-、/,关系运算符,Std_logic_signed,重载+、-、/和关系运算符，使std_logic_vector可进行有符号数的算术操作,Std_logic_unsigned,重载+、-、/和关系运算符，使std_logic_vector可进行无符号数的算术操作,4,元件（,Component,）,电子表,模24,时计数,模60,分计数,模60,秒计数,层次图,时计数,分计数,秒计数,电子表,Component1 Component2 Component3,1Hz时钟,时,分,秒,TopModule,SubModule,5,元件（,Component,）,层次图,TopModule,SubModule1,SubModule0,信号流图,Top.vhd,cnt60.vhd,cnt60.vhd,cnt24.vhd,时 分 秒,cnt60.vhd,cnt60.vhd,1Hz,？,？,cnt24.vhd,6,输入时钟为65536Hz计时,7,四 时序逻辑电路,之分频器篇,8,分频器,分频器,Clkin,Clkout,高频,低频,输出占空比50%,使输出信号频率为输入信号频率整数分之一的电子电路。,在许多电子设备中如电子钟等，需要各种不同频率的信号协同工作，常用的方法是以稳定度、精度高的,高频晶体振荡器为主振源,，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。,32768Hz,215,1Hz,f=1Hz：,C=1F，L=25mH,9,2的幂次方,分频器,Fclk/2,Fclk/4,Fclk/8,Fclk/16,10,整数分频(非2的幂),10分频器,10进制计数器,11,10倍分频器,Library ieee;,Use ieee.std_logic_1164.all;,Use ieee.std_logic_unsigned.all;,Entity ClkDiv Is,port(clkin:In std_logic;,clkout:out std_logic);,End;,12,10倍分频器,Architectue bhv of clkdiv is,signal cnt:integer range 9 downto 0;,Begin,Process(clkin),Begin,If(clkinEvent And clkin=1)then,if(cnt=,9,)then cnt=0;,else cnt=cnt+1;,end if;,End if;,End Process;,13,10倍分频器,Process(clkin,cnt),Begin,if(,cnt=4,)then clkout=1;,else clkout=0;,end if;,End Process;,End bhv;,cnt=0,1,2,3,4输出1,14,10倍分频器,十进制计数器,输出控制,15,10倍分频器_经DFF输出,Process(clkin,cnt),Begin,If(clkinEvent And clkin=1)then,if(,cnt=4,)then clkout=1;,else clkout=0;,end if;,End if;,End Process;,End bhv;,Clkout经DFF锁存输出,16,10倍分频器_DFF输出,17,元件（,Component,）,层次图,TopModule,SubModule1,SubModule0,信号流图,Top.vhd,cnt60.vhd,cnt60.vhd,cnt24.vhd,时 分 秒,cnt60.vhd,cnt60.vhd,1Hz,？,？,cnt24.vhd,18,Cnt24.vhd,LIBRARY,ieee,;,USE ieee.std_logic_1164.ALL;,USE,ieee.std_logic_unsigned.ALL,;,Entity cnt24 is,port (CLK:in,std_logic,;,CY :out,std_logic,;,CNT:out,std_logic_vector(7,downto,0),);,End;,功能：,1,实现,12,小时计数并输出计数结果，,2,产生低位至高位的进位信号,19,Cnt24.vhd,Architecture a of cnt24 is,Signal,icnt,:std_logic_vector(7,downto,0);,Begin,process(,clk,)begin,if(,clkevent,and,clk,=1)then,if(,icnt,=x23,)then,icnt,=x00;,elsif(icnt,(?,downto,0),=9)then,icnt,=,icnt,+7;,else,icnt,=,icnt,+1;,end if;,if(,icnt,=x23,)then,cy=1;,else,cy,=0;,end if;,end if;,CNT=,iCNT,;,end process;,End a;,Cnt60.vhd?,20,Top.vhd,功能：,1,实现子模块间的互联，进而形成一个功能完整的数字系统,2,接收外部信号,3,将信息处理的结果输出,LIBRARY,ieee,;,USE ieee.std_logic_1164.ALL;,Entity Top is,port (CLK :in,std_logic,;,Hour :out,std_logic_vector(7,downto,0);,Min :out,std_logic_vector(7,downto,0);,Sec :out,std_logic_vector(7,downto,0),);,End;,21,Top.vhd,Architecture a of Top is,Component cnt24 is,port (CLK:in,std_logic,;,CY :out,std_logic,;,CNT:out,std_logic_vector(7,downto,0),);,End Component,;,Component,cnt60 is,port (CLK:in,std_logic,;,CY :out,std_logic,;,CNT:out,std_logic_vector(7,downto,0),);,End Component,;,22,Top.vhd,Signal SCY,MCY:,std_logic,;,Begin,SecCNT,:CNT60 PORT MAP(CLK,SCY,SEC);,MinCNT,:CNT60 PORT MAP(SCY,MCY,MIN);,HourCNT,:CNT24 PORT MAP(MCY,OPEN,HOUR);,End a;,Cnt24,.,vhd,时 分 秒,Cnt60,.,vhd,Cnt60,.,vhd,1Hz,scy,mcy,23,Cnt12_24.vhd,功能：,1,可预置时间，,2 12/24,小时计时通用,Architecture a of cnt24 is,Signal,icnt,:std_logic_vector(7,downto,0);,Begin,process(,clk,)begin,if(,clkevent,and,clk,=1)then,if(,icnt,=x23,)then,icnt,=x00;,elsif(icnt,(3,downto,0),=9)then,icnt,=,icnt,+7;,else,icnt,=,icnt,+1;,end if;,cnt,=,icnt,;,end process;,End a;,CLK,Load,12/24,HourCnt,PreData,CNT(7:0),24,Cnt12_24.vhd,LIBRARY,ieee,;,USE ieee.std_logic_1164.ALL;,USE,ieee.std_logic_unsigned.ALL,;,Entity cnt12_24 is,Generic(Mode :integer :=12);,port (CLK,Load :in,std_logic,;,PreData,:in,std_logic_vector(7,downto,0);,CNT :out,std_logic_vector(7,downto,0),);,End;,功能：,1,可预置时间，,2 12/24,小时计时通用,25,Cnt12_24.vhd,process(,clk,load,predata,),begin,if(,clkevent,and,clk,=1)then,if(Load,=1,)then,icnt,=,PreData,;,elsif(,Mode,=24 and,icnt,=x23,)then,icnt,=x00;,elsif(Mode,=12 and,icnt,=x12,)then,icnt,=x01;,elsif(icnt,(3,downto,0),=9)then,icnt,=,icnt,+7;,else,icnt,=,icnt,+1;,end if;,end if;,cnt,=,icnt,;,end process;,能满足用户设置计时模式要求？,26,Cnt12_24.vhd,Signal SCY,MCY:,std_logic,;,Begin,SecCNT,:CNT60 PORT MAP(CLK,SCY,SEC);,MinCNT,:CNT60 PORT MAP(SCY,MCY,MIN);,HourCNT,:CNT12_24,generic map(24),-generic map(12),PORT MAP(MCY,OPEN,HOUR);,End a;,27,作业：用层次化的方法完成跑表描述（,TOP.VHD,及,cnt100.vhd,）,Cnt60,.,vhd,分 秒,百十毫秒,Cnt60,.,vhd,Cnt100,.,vhd,100Hz,mscy,scy,28,