毕业设计--基于FPGA的HDB3码编译码器设计.pdf
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1、海Q科版毕业论文题 目:基于FPGA的HDB3码编译码器的设计系:_电气与信息工程系_专业:电子信息工程 诚信声明本人声明:1、本人所呈交的毕业设计(论文)是在老师指导下进行的研究 工作及取得的研究成果;2、据查证,除了文中特别加以标注和致谢的地方外,毕业设计(论文)中不包含其他人已经公开发表过的研究成果,也不包含为获 得其他教育机构的学位而使用过的材料;3、我承诺,本人提交的毕业设计(论文)中的所有内容均真实、可信。作者签名:日期:年 月 日目 录摘要.IAbstr a c t.II第1章绪论.1L1HDB3码简述.11.2 FPGA和其设计方法.21.2.1 FPGA/CPLD 简介.21
2、.2.2 FPGA设计方法.31.3 VHDL设计技术.41.3.1 VHDL 简介.41.3.2 利用VHDL语言设计硬件电路的方法.51.4 本文所做的工作内容安排.6第2章 HDB3码编译原理.82.1 HDB3码的编码原理.82.2 HDB3码的译码原理.8第3章 HDB3数字信源.103.1 数字信源单元.103.2 HDB3编码单元.123.2.1 用 CD22103A 芯片实现.143.2.2 用VHDL建模实现.16第4章 HDB3译码器实现方法分析.25第5章 HDB3译码器的FPGA实现.265.1 HDB3译码器的FPGA设计流程.265.2 HDB3译码器设计的总体框图
3、.265.3 双单极性变换模块.275.4 译码功能模块的设计.285.4.1 译码模块的VHDL设计.285.4.2 译码模块的原理图设计.315.5 误码检测模块设计.325.6 位同步提取模块设计.335.6.1 鉴相器模块的设计.345.6.2 滤波器的设计.355.6.3 数控振荡器的设计.365.7 简易显示模块.38第6章 Ma x-pl u s II与HDB3译码器的仿真.396.1 Max-plus II 简述.396.1.1 功能简介.396.1.2 设计流程.396.1.3 设计步骤.406.2 系统仿真与调试.416.2.1 编码部分仿真结果.416.2.2 译码模块仿
4、真结果.416.2.3 误码检测模块仿真结果.416.2.4 位同步提取模块仿真结果.42结束语.44参考文献.45致谢.46附录A译码器总图.47附录B锁相环总图.48附录C滤波器电路图.49基于HDB3码编译码器的设计基于FPGA的HDB3码编译码器的设计摘要:HDB3码是基带传输系统中常用的码型。本设计是基于EMP7128设计的一个完 整的HDB3码的译码器。给出了硬件设计电路图、软件设计流程和HDB3译码器的仿真 波形。该译码器中除了包含有译码的电路外,还包含有单双极性转换,误码检测和位同 步提取等功能。双单极性变换的作用是使得双极性的HDB3码能够进入CPLD,同时 易于做数字逻辑分
5、析。其中的位同步提取功能是利用超前滞后型数字锁相环从编码序列 中提取出位同步信号,并把该信号作为译码部分的时钟。位同步模块中最为关键的一步 是在CPLD实现若干个上升沿触发数字单稳。总体来说,该译码器具有外围电路简单,工作稳定,抗干扰能力强等特点。此实现方法具有硬件设计简单、运行速度快、成本低 等优点。同时由于CPLD可重复编程的特点,可以对它进行在线修改,便于设备的调试 和运行。此编译码器已经过实际测试,运行稳定可靠,可用于实际电路中。关键词:HDB3码;FPGA;译码器;位同步。基于HDB3码编译码器的设计HDB3 Encoder Decoder Based on FPGAAbstract
6、:HDB3 c o d e is the c o mmo n l y u sed c o d e in the tr a n smissio n system.It is a n in ta c t HDB3 d ec o d er d esign ed o n the ba sis o f EMP7128 to o r igin a l l y d esign.This pa per pr esen ts the c ir c u it d ia gr a m o f ha r d wa r e d esign,the fl o w o f so ftwa r e d esign a n d
7、 the simu l a ted wa vefo r m o f HDB3 en c o d er a n d d ec o d er.Al so in c l u d e sin gl e po l a r ity to bipo l a r c o n ver sio n besid es in c l u d in g the c ir c u it o f the d ec o d e in this d esign,c o d e mea su r ed by mista ke,a n d l o c a tio n syn c hr o n ized sign a l s pic
8、 ked o u t.The fu n c tio n tha t va r y bipo l a r to o n e po l a r ity ma kes a mbipo l a r HDB3 c o d e c a n in tr o d u c e to CPLD a n d ma ke d igita l l o gic a n a l ysis ea sy.Lo c a tio n a mo n g them d r a w fu n c tio n to u til ize d igita l pha se l o c kin g r in g pr o d u c e the
9、 syn c hr o n o u s sign a l in the l o c a tio n to d r a w fr o m c o d e a r r a y in step,a n d r ega r d this sign a l a s the c l o c k o f the pa r t o f the d ec o d er.To l o c a tio n syn c hr o n o u s mo d u l e the mo st c r u c ia l o n e is to r ea l ize sever a l r ise a l o n g to u
10、 c h o ff d igita l fo r m stea d y in CPLD.On the who l e,this d ec o d er ha s simpl e o u tsid e c ir c u it,wo r ks stea d il y a n d better a n ti-in ter fer en c e a bil ity.The metho d ha s the a d va n ta ges o f simpl e ha r d wa r e d esign,high speed a n d l o w c o st.In a d d itio n,sin
11、 c e CPLD c a n be r epr o gr a mmed,it c a n be r epa ir ed o n l in e,thu s ma kin g it c o n ven ien t to d ebu g a n d r u n the equ ipmen t.Testin g sho ws tha t this en c o d er a n d d ec o d er ha s sta bl e per fo r ma n c e a n d ther efo r e c a n be a ppl ied to c ir c u itr y.Keywords:H
12、DB3 c o d e;FPGA;Dec o d er;Lo c a tio n syc hr o n ized.ii基于HDB3码编译码器的设计第1章绪论1.1 HDB3石马简述现代通信借助于电和光来传输信息,数字终端产生的数字信息是以“1”和“0”两 种代码(状态)位代表的随机序列,他可以用不同形式的电信号表示,从而构造不同形 式的数字信号。在一般的数字通信系统中首先将消息变为数字基带信号,称为信源编码,经过调制后进行传输,在接收端先进行解调恢复为基带信号,再进行解码转换为消息。在实际的基带传输系统中,并不是所有电波均能在信道中传输,因此有基带信号的选择 问题,因此对码型的设计和选择需要符
13、合一定的原则。当数字信号进行长距离传输时,高频分量的衰减随距离的增大而增大,电缆中线对之间的电磁辐射也随着频率的增高而 加剧,从而限制信号的传输距离和传输质量,同时信道中往往还存在隔直流电容和耦合 变压器,他们不能传输直流分量及对低频分量有较大的衰减,因此对于一般信道高频和 低频部分均是受限的。对于这样的信道,应使线路传输码型的频谱不含直流分量,并且 只有很少的低频分量和高频分量。其次,传输码型中应含有定时时钟信息,以利于收端 定时时钟的提取,在基带传输系统中,定时信息是在接收端再生原始信息所必需的。一 般传输系统中,为了节省频带是不传输定时信息的,必须在接受端从相应的基带信号中 加以提取。再
14、次,实际传输系统常希望在不中断通信的前提下,能监视误码,如果传输 码型有一定的规律性,那么就可以根据这一规律性来检测传输质量,以便做到自动监测,因此,传输码型应具有一定的误码检测能力。当然,对传输码型的选择还需要编码和解 码设备尽量简单等要求,但以上的几点是最主要的考虑因素。HDB3码又叫三阶高密度双极性码,是基带电信设备之间进行基带传输的主要码型 之一。该码具有以下特点:(1)无直流分量,且低频分量也很少:其功率谱密度也与AMI码类似,其方波中丰 富的高频分量同样被消除了。(2)由于引入取代节,因而解决了 AMI码在连0,过长时提取位定信号的困难。(3)具有内在检错能力。由此可见,HDB3码
15、是一种优良码,目前广泛应用于基带传输的接口码。基于HDB3码编译码器的设计1.2 FPGA和其设计方法1.2.1 FPGA/CPLD 简介当今社会是数字化的社会,是数字集成电路广泛应用的社会。数字集成电路本身在 不断的更新换代。它由早期的电子管、晶体管、小中规模集成电路,发展到超大规模集 成电路以及许多具有特定功能的专用集成电路。但是,随着微电子技术的发展,设计与 制造集成电路的任务已不完全由半导体厂商来独自承担。系统设计师们更愿意自己专用 集成电路(ASIC)芯片,而且希望ASIC的设计周期尽可能短,最好在实验室里就能设计出 合适的ASIC芯片,并且立即投如实际应用中,因而出现了现场了编程逻
16、辑器件,其中 应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD).早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(EEPROM)三种。由于结构的限制,它们只能完成简单 的数字逻辑功能。其后,出现了一类结构上稍复杂的可编程芯片,即可编程逻辑器件(PLD),它能够完成各种数字逻辑功能,这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。这些早期的PLD器件的一个共同特点是可以实现速度特性较好 的逻辑功能,但其过于筒小的结构也使它们只能实现规模较小的电路。为了弥补这一缺陷,20世纪80年代中期
17、。Al ter a和Xil in x分别推出了类似于PAL结构 的扩展型CPLD(Co mpl ex Pr o gr a mma bl e Lo gic Dvic e)和与标准门阵列类似的FPGA(Fiel d Pr o gr a mma bl e Ga te Ar r a y),它们都具有体系机构和逻辑单元灵活、集成度高以及适用范围 广等特点。这两种器件兼容了PLD和通用门阵列的优点,可实现较大规模的电路,编程 也很灵活。与门阵列等其他ASIC相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点,因此被广泛 应用于产品的原型设计和产
18、品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。对用户而言,CPLD和FPGA的内部结构稍有.不同,但用法一样,所以多数情况下,不加以区分。CPLD和FPGA概括起来是由三大部分组成的:一个二维的逻辑块阵列,构成了PLD器件的逻辑组成核心。(2)输入/输出块:连接逻辑块的互连资源。(3)连接资 源:由各种长度的连线线段组成,其中也有一些可编程的连接开关,它们用于连接块之 间、逻辑块与输入/输出块之间的连接。FPGA/CPLD芯片都是特殊的ASIC芯片,它们除了具有ASIC的特点以外,还具有以 下儿个特点:随着VL
19、SI(超大规模集成电路)工艺的不断提高,单一芯片内部可以容纳上百万个晶 2基于HDB3码编译码器的设计体管,FPGA/CPLD芯片的规模也越来越大,其单片逻辑门数已达到上百万门,它所能 实现的功能也越来越强,同时也可以实现系统组成。FPGA/CPLD芯片在出厂之前都做过百分之百的测试,不需要设计人员承担投入风 险和费用,设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的 最终功能设计。所以,FPGA/CPLD的资金投入小,节省了许多潜在的花费。用户可以反复的编程、擦除、使用或者在外围电路不变的情况下用不同软件就可以 实现不同的功能。所以,用FPGA/CPLD试制样片,能以最快的
20、速度占领市场。FPGA/CPLD软件包中有各种输入工具和仿真工具,及版图设计工具和编程器等全线产 品,电路设计人员可以在很短的时间内就能完成电路的输入、编译、优化、仿真,直至 最后芯片的制作。当电路有少量改动时,更能显示出FPGA/CPLD的优势。电路设计人 员使用FPGA/CPLD进行电路设计时,不需具备专门的IC(集成电路)深层次的知识,FPGA/CPLD软件易学易用,可以使设计人员更能集中精力进行电路设计,快速将产品 推向市场。1.2.2 FPGA设计方5去可编程逻辑器件的设计是指利用开发软件和编程工具对器件进行开发的过程。高密 度可编程逻辑器件的设计流程图如下所示,它包括五个过程:图可
21、编程逻辑器件设计流程图设计准备:在对可编程逻辑器件的芯片进行设计之前,首先要进行方案讨论,系统设计和器件 选择等设计准备工作。设计者首先要根据任务要求,如系统所完成的功能和复杂程度,对工作速度和器件本身的资源和成本连线的可布性等方面进行权衡,选择合适的方案和 合适的器件类型。3基于HDB3码编译码器的设计设计输入:设计者将所设计的系统或电路以开发软件要求的某种形式表示出来并送入计算机 的过程称为设计输入。常用的有三种方式,即原理图、硬件描述语言(HDL)、波形输入。本论文的HDB3译码器的设计是采用VHDL文本的方式和系统的框图形式来作为输入 的。设计处理:这是器件设计中的核心环节,在设计处理
22、过程中,编译软件将对设计输入的文件进 行逻辑化简、综合优化,并且适当地用一片或多片器件自动地进行适配,最后产生编程 用的编程文件。设计处理应当包括以下五个过程:语法检查和设计规则检查、逻辑优化 和综合、适配和分割、布局布线、生成编程数据文件。(4)设计校验;设计校验包括功能仿真和时序仿真,这两项工作是在设计处理过程中同时进行的。功能仿真是在设计输入完成之后,选择具体的器件进行编译之前进行的逻辑功能校验,因此又称为前仿真,此时仿真无时延信息,对于系统初步的功能检测非常方便。仿真前 首先要利用波形编辑器或硬件描述语言建立测试向量(一般的EDA工具都可以方便的产 生测试向量),仿真结果以报告的形式或
23、波形的形式输出,从中可以看出各个节点的错 误,如果有错误,则返回设计输入中修改逻辑设计,系统前仿真的结果直接决定着后仿 真的正确性,所以在前仿真是要格外小心。时序仿真是在选择了具体期间并完成布局布 线之后进行的时序关系仿真,因此也称为后仿真。由于不同的器件内部的延时不一样,不同的布局、布线方案也给延时造成不同的影响,因此在设计处理以后,对系统和各模 块进行时序仿真、分析其时序关系,估计设计的性能以及检查和消除竞争冒险是非常有 必要的。实际上这也是与实际器件工作情况基本相同的仿真。(5)器件编译:编程是将编程数据放到可编程器件中去。器件编程要满足一定的条件,如编程电压、编程时序和算法等。器件编程
24、完毕以后,可以用编译时产生的文件进行检验、加密等工 作。对于具有边界扫描测试能力的器件来说,测试起来接更加方便。1.3 VHDL设计技术1.3.1 VHDL 简介在硬件设计中架用计算机辅助设计(CAD)一般来说到了 80年代才普及和应用,随着 大规模专用集成电路(ASIC)的开发和研制,为了提高开发效率,增加已有的开发成果的 4基于HDB3码编译码器的设计可继承性以及缩短开发时间,各ASIC厂商相继开发了用于各自目的的硬件描述语言,其中最有代表性的是美国国防部开发的VHDL(VHSIC Desc r iptio n La n gu a ge)语言,在 1987年,由IEEE将VHDL语言定为标
25、准。用VHDL进行设计与传统的原理图设计技术相比有很多的优点。VHDL支持数字电路的开发环境,同时也支持各种设计方法咱顶向下(to p-d o wn),自底向上(bo tto m-u p)或两者混合的方法。当今许多电子产品的生命周期大约为10年,同时又必须多次重新设计,以利用新的技术。现在,最简单的方法是采用与工艺无关的 VHDL设计方法,使用EDA(电子设计自动化)工具来改变工艺。VHDL的设计支持可修 改性,因为语言易读、层次化且结构化。VHDL语言支持层次化(框图)、元件的再用、出错处理和验证。层次化可以利用结 构VHDL、过程和函数描述。结构VHDL类似于框图。许多系统还支持图形输入,
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