CMOS工艺和器件.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,CMOS工艺和器件,Part 1,超大规模集成电路设计导论,Chap2,C,MOS工艺与器件,Chap3,逻辑门单元,电路,Chap4,组合逻辑,电路,Chap,5,时序逻辑电路,Chap,6,功能块与子系统,CMOS,工艺与器件,CMOS,的概念,CMOS,制造工艺,MOS,管的电性能,连线,CMOS,器件的版图设计,半导体及其导电能力,半导体,IV,族元素（比如硅），最外层,4,个价电子，通过共价键形成晶体，处于稳定结构，很难电离或俘获电子,一般材料纯度在,99.9,已认为很高了，有,0.1,的杂质不会影响物质的性质。但是，,半导体材料的导电能力随所含的微量杂质而发生显著变化,纯净的硅在室温下：,21400cm,如果在硅中掺入杂质磷原子，使硅的纯度仍保持为,99.9999,，则其电阻率变为：,0.2cm,可利用这一性质，,通过掺杂质的多少来控制硅的导电能力,半导体的导电能力,随光照而发生显著变化,随外加电场、磁场作用而发生变化,P型和N型半导体,导电？两种载流子：,带负电荷的电子,带正电荷的空穴,本征半导体：,纯净硅,P,型半导体,掺杂,III,族元素（如磷,P,）,，多数载流子是空穴,N,型半导体,掺杂,V,族元素（如硼,B,），多数载流子是电子,MOS管,n-type MOS transistor(NMOS,管,),物理结构示意图,电极:栅极,G(Gate,),、,源极,S(Source,)、,漏极,D(Drain,),衬底,P(Substrate,),Gate,n+,n+,p-,衬底,D+,S-,G,B,V,GS,+,-,耗尽区,n-,沟道,NMOS,管的结构剖面示意图,NMOS,管,衬底掺杂成为,P,型半导体，,n+,表示重度掺杂成为,N,型半导体（称扩散区）。在栅与衬底之间电场作用下，栅下面的衬底表面多数载流子空穴受排斥而减少，当空穴基本被赶走时，在衬底表面形成耗尽层。当电场进一步增强时，不仅空穴被赶走，电子也被吸引到衬底表面，从而使,P,型半导体的表面层,变成电子占多数的,N,型层（反型层）,，使得源、漏、反型层形成一体的,N,型区。而反型层也就是“,沟道,”。,PMOS,管,类似,（,衬底掺杂成为,n,型半导体,）,MOS管,SOURCE,DRAIN,GATE,CONDUCTOR,INSULATOR,P-DOPED,SEMICONDUCTOR SUBSTRATE,n,n,DRAIN,GATE,CONDUCTOR,INSULATOR,N-DOPED,SEMICONDUCTOR SUBSTRATE,p,p,SOURCE,DRAIN,SOURCE,GATE,SUBSTRATE,DRAIN,SOURCE,GATE,SUBSTRATE,NMOS,PMOS,symbol,symbol,MOS,管的物理结构示意图及其符号,Metal,Polysilicon,Oxide,n-diffusion,p-diffusion,p-substrate,n-substrate,Depletion,MOS,管的结构剖面示意图,Source Gate Drain,P,NMOS,Source Gate Drain,n,PMOS,CMOS,CMOS：,Complementary MOS,CMOS Inventor:the most simple CMOS circuit,a,out,+,CMOS,CMOS circuit：,have complementary pullup(p-type)and pulldown(n-type)networks,V,DD,pullup,network,pulldown,network,V,SS,out,inputs,a,out,+,CMOS,如何制造,CMOS,？,双阱制造工艺 单阱（,N,阱）制造工艺,CMOS,工艺与器件,CMOS,的概念,CMOS,制造工艺,MOS,管的电性能,连线,CMOS,器件的版图设计,CMOS,工艺,(,双阱,),步骤示意,CMOS Process steps,(1),First place,wells,to provide properly-doped substrate for n-type,p-type MOS:,p-well,前面所提的,nmos,管的,p-,衬底，,可在在上面形成,nmos,n-well,前面所提的,pmos,管的,n-,衬底，,可在在上面形成,pmos,p-well,n-well,substrate,CMOS,工艺,(,双阱,),步骤示意,CMOS Process steps,(2),Pattern,polysilicon,before diffusion regions,p-well,n-well,poly,poly,gate oxide,CMOS,工艺,(,双阱,),步骤示意,CMOS Process steps,(3),Add,diffusions,Self-aligned,p-well,n-well,poly,poly,n+,n+,p+,p+,CMOS,工艺,(,双阱,),步骤示意,CMOS Process steps,(4),Start adding,metal,layers,（,matal1,metal2,）,p-well,n-well,poly,poly,n+,n+,p+,p+,metal 1,metal 1,vias,制造：制版与光刻,（,1,）,CMOS Device/IC,制造包括,制版,和,光刻,两部分，完成从,Layout,到,Mask,到,Device,的过程,制版：,将芯片设计版图（,Layout）,图形转换成掩膜图形（,Mask）,光刻,：将,Mask,转移到半导体晶圆（,Wafer）,上，制造成,Device/IC,刚才的,Process,讲的是如何从,Mask,到,Device on Wafer,的,光刻,的工艺过程,制造：制版与光刻,（,2,）,制版：将设计得到的芯片版图（,Layout）,图形转换成掩膜（,Mask）,图形,w,L,光刻：将掩膜（,Mask）,转移到半导体晶圆（,Wafer）,上，成为,Device/IC,w,L,Layout,Mask,Device/IC,光刻系统,光源(,UV,DUV,EUV,),孔径（圆形，环形，四极形）,聚光透镜,掩模（二相，移相）,孔径,投影透镜,硅片上附光刻胶,Mask,Wafer,CMOS,工艺,(N,阱,),详细制造步骤,(1),n-well,掩膜版：为,N,阱掩膜，用以限定,N,阱区面积和位置,制造步骤：用该版,制造,N,阱,注：,N,阱用于制作,PMOS,管（而,NMOS,管在原基片衬底上制作）,n-well,n-well mask,p-substrate,n-well,n+,离子,mask,俯视图,mask,剖面图,CMOS,工艺,(N,阱,),详细制造步骤,(2),active,掩膜版：为薄氧化层区掩膜，用以确定薄氧化层区的面积和位置。,该区域覆盖了所有,PMOS,和,NMOS,管的源、漏和栅的制作区域,，故该版又称为有源区版（,active,版,）,制造步骤：用该版完成,薄氧化层（栅氧化层）的生长,p-substrate,n-well,active,Nitride,:Si,3,N,4,Oxide,:SiO,2,active,mask,mask,俯视图,mask,剖面图,CMOS,工艺,(N,阱,),详细制造步骤,(2),active mask,（负胶）,active,p-substrate,n-well,制造步骤：用,active,掩膜版（负胶）,，,完成,场氧,层,生长,mask,俯视图,mask,剖面图,CMOS,工艺,(N,阱,),详细制造步骤,(3),poly,掩膜版：多晶图形掩膜，用于制作多晶硅栅极以及形成电路结构的多晶硅连线和电阻,制造步骤：在已经生长完成的栅氧化层上完成所需,多晶硅,图形,p-substrate,n-well,polysilicon,poly,mask,mask,俯视图,mask,剖面图,CMOS,工艺,(N,阱,),详细制造步骤,(4),n,+,掩膜版：,n,+,掺杂区掩膜,制造步骤：进行,n+,离子（磷或砷）注入掺杂和扩散推进，形成,n,扩散区,（,diffusion,）。,这里实际上是用有源区（,active,）作为掺杂离子注入的掩膜，由于此时是在多晶硅栅完成后，离子被多晶硅栅阻挡，不会进入栅下的硅表面，因此形成,NMOS,的源、漏区，而且其边缘与硅栅边缘对齐（可能有一定的,overlap,），硅栅起到了自对准的作用，称,硅栅自对准,n,+,n,+,p-substrate,n-well,n,+,mask,n,+,mask,n+,离子,CMOS,工艺,(N,阱,),详细制造步骤,(5),p,+,掩膜版：,p,+,掺杂区掩膜,制造步骤：进行,p,+,离子（硼）注入掺杂和扩散推进，形成,p,扩散区,（,diffusion,）,同样，这里实际上也是用有源区（,active,）作为掺杂离子注入的掩膜，通过,硅栅自对准,，形成,PMOS,的漏、源,n,+,n,+,p-substrate,n-well,p,+,p,+,p,+,mask,p,+,mask,p+,离子,CMOS,工艺,(N,阱,),详细制造步骤,(6),contact,掩膜版：接触孔掩膜。用以确定欧姆接触的大小和位置，即对薄氧化层区刻出实现欧姆接触的引线孔,制造步骤：先用该版从,P,管引出的,P,+,区接触孔、从,N,管引出的,N,+,区接触孔，再生长一层,SiO,2,氧化膜,，,然后再用该版对这层新生长的氧化膜刻出实现,欧姆接触的引线孔,n,+,n,+,p-substrate,n-well,p,+,p,+,contact mask,contact mask,CMOS,工艺,(N,阱,),详细制造步骤,(7),metal1,掩膜版：金属图形（接触孔和连线）掩膜，用以确定第一层金属需引出的接触孔和同层金属布线互连的位置和形状,制造步骤：在上一版的接触孔光刻之后，硅片表面用,CVD,法沉积一层金属膜，用该版刻下所需要的金属膜，实现,第一层金属的接触孔引出和同层金属布线,互连,n,+,n,+,p-substrate,n-well,p,+,p,+,metal mask,metal mask,N,阱,CMOS,工艺详细制造步骤,(8),到上一步为止，已完成了,1,层金属（连线），算上那层多晶（连线），我们称之为,1P1M,。但由于电路的复杂性，仅靠这两层连线的不够的，所以有了,1P2M,、,1P3M1P6M,、,1P8M,等工艺。因此，接下来制造步骤就是以下两层掩膜版,/,两步骤的重复：,via12,掩膜版：第一层金属和第二层金属的连接孔掩膜。用以确定其大小和位置，刻出两层金属连接点的连接孔,制造步骤：先生长一层,SiO,2,氧化膜,，,再用该版对这层新生长的氧化膜刻出,两层,金属连接点的连接孔,metal2,掩膜版：第二层金属图形（连接孔和连线）掩膜，用以第二层金属需引出的连接孔和同层金属布线互连的位置和形状,制造步骤：,在硅片表面用,CVD,法沉积一层金属膜，用该版刻下所需要的金属膜，实现金属层欧姆引出和互连,via23/metal3,p-,阱,栅,n+,n+,金属,1,金属,2,Via,Contact,N阱CMOS工艺详细制造步骤(8),上一页的图示,N,阱,CMOS,工艺详细制造步骤,(9),Passivation,掩模版：钝化层光刻掩膜。它是最后一步，确定应暴露的,压焊区,或,内设测试点接触区,的位置和大小,完成金属互连之后，为免受以后杂质侵入和损伤，要进行芯片表面钝化，沉积一层,钝化膜,（如,Si3N4,或磷硅玻璃、聚烯亚胺等）覆盖整个表面，但压焊区及内设测试点需要刻去钝化层备用。,a CMOS Inverter,：剖面图及版图（俯视图）,N-well process,V,DD,out,(,a),(,b),in,out,V,DD,Vss,p,+,p,+,n,+,n-well,p-substrate,(,c),p,+,n,+,n,+,p-substrate,n-well,p,+,(,d),contact cut,polysillicon,metal,gate oxide,field oxide,n,+,p,+,p,+,n,+,n,+,n-well,p-substrate,p,+,n,+,V,DD,CONTACT,Vss,CONTACT,V,DD,Vss,(,a),out,V,DD,Vss,in,(,b),N-well process,with substrate contact,PMOS,衬底接电源、,NMOS,衬底接地,a CMOS Inverter,：剖面图及版图（俯视图）,Twin-well process,n,+,n,+,n,+,p,+,p,+,p,+,p-transistor,n-transistor,n-well,p-well,epitaxial layer,V,DD,contact,V,SS,contact,n,+,substrate,(,b),(,a),V,DD,V,SS,in,out,CMOS,工艺与器件,CMOS,的概念,CMOS,制造工艺,MOS,管的电性能,连线,MOS/CMOS,器件的版图设计,MOS,管的电性能,MOSFET,的电流电压关系,MOSFET,的寄生参数,MOSFET,的电路仿真,MOSFET,的栅极,栅的基本结构是,平板电容,Gate capacitance helps determine charge in channel which forms inversion region,栅,衬底,SiO,2,x,ox,V,g,+,-,电压与沟道,（,1,）,栅,漏,源,电流,I,d,V,ds,V,t,栅,漏,源,电流,I,d,栅,漏,源,I,d,n+,n+,p-,衬底,D+,S-,G,B,V,GS,+,-,耗尽区,n-,沟道,d,g,s,V,ds,=V,gs,V,t,即,V,gd,=V,gs,-V,ds,=V,t,V,ds,V,gs,V,t,即,V,gd,=V,gs,-V,ds,V,t,线性区,沟道,夹断,饱和区,电压与沟道,（,2,）,线性区,当V,ds,较小时，沿沟道电位变化较小,，,整个沟道厚度变化不大，漏极电流I,d,随漏极电压V,ds,的变化而线性变化。,沟道,夹断,随着V,ds,的增大，I,d,与V,ds,曲线越来越偏离线性关系。当,V,ds,=V,gs,-V,t,时，漏极附近不再存在反型层，这时称沟道在漏极附近被夹断,，,夹断点与漏极之间,的,夹断区成为一个高阻区,。,饱和区,沟道被夹断后，若V,ds,再增加，增加的漏极电压主要降落在,夹断点到漏极之间的高阻区,上,。,但夹断点与漏极之间的电场很强，可以把从沟道中流过来的载流子,（,N,沟道的电子）,拉向漏极。,因此，这时,I,d,基本不随,V,ds,增加，因此称为饱和区,漏极电流,-,电压关系,（,1,）,nMOS,增强型晶体管,:W=100um,L=20um,夹断,漏极电流,-,电压关系,（,2,）,线性区 (,V,ds,V,gs,V,t,):,I,d,=0.5k(W/L)(V,gs,-V,t,),2,实际上，,I,d,根据源漏极间电压会略有,变化，有更逼近公式(后面有讲,),截止区,V,gs,V,t,V,gs,-V,t,0.0,1.0,2.0,3.0,4.0,5.0,V,DS,(,V),1,2,I,D,(,m,A,),线性区,饱和区,V,GS,=5,V,V,GS,=3,V,V,GS,=4,V,V,GS,=2,V,V,GS,=1,V,V,DS,=,V,GS,-,V,T,平方关系,夹断,饱和区,MOSFET,的,阈值电压,阈值电压(,Threshold Voltage),V,t,的组成,基本阈值电压,V,t0,由制造工艺决定的，并且,取决于,栅氧化层厚度,x,ox,的数值（线性函数）,V,t,是由,衬底,偏置,效应（,Body effect,）引起的变化值,阈值电压：,MOSFET,衬底偏置效应,的影响,本来假设衬底和晶体管的源极电压相等即,V,bs,=0,。但如果在实际中衬底与源极不相连，反向偏置时处于反偏的,pn,结的耗尽层将会展宽，阈值电压的绝对值会提高，称为,衬底偏置效应,近似公式：,为衬底偏置效应系数，随衬底掺杂浓度而变化,典型值：,NMOS,晶体管，,=0.73.0,；,PMOS,晶体管，,=0.50.7,对,PMOS,晶体管，,V,t,取负值；对,NMOS,晶体管，,V,t,取正值,阈值电压升高对复杂门电路的速度有较大影响，消除,MOSFET,衬底偏置效应措施：,衬底接触,（,substrate contact,）,P,型衬底接电路中最低的电位,Vss，N,型衬底接电路中的最高电位,Vdd,为保证良好的电位接触，在接触点采用重掺杂结构,n+,n+,p-,衬底,D+,S-,G,B,V,GS,+,-,耗尽区,n-,沟道,MOSFET的泄漏电流,泄漏电流（,leakage current,）,源极或漏极,对衬底,的电流。它使得主要的逻辑功能电流被分散,MOS,管的电性能,MOSFET,的电流电压关系,MOSFET,的寄生参数,MOSFET,的电路仿真,栅极电容,栅极是,平板电容,栅电容,C,g,由,MOS,管的,栅极,面积(,WL),决定,栅,衬底,SiO,2,x,ox,V,g,+,-,单位面积,平板电容公式,:,C,ox,=,ox,/,x,ox,ox,硅的介电常数,:,ox,=3.46 x 10,-13,F/cm,2,栅与源、漏极间,的寄生电容,栅与源、漏极间的,Overlap Capacitance,C,gs,、,C,gd,，,与,L,的无关,C,gs,、,C,gd,=C,overlap,W,C,gs,也被称作,Gate/Bulk Overlap Capacitance,（因为通常源与衬底相连）,源,漏,Overlap,源、漏极的,扩散区电容,电容由,pn,结的形成,bottomwall,：按面积计算,sidewall,：按长度计算,n+,depletion region,substrate(p),bottomwall,capacitance,sidewall,capacitances,MOS,管的电性能,MOSFET,的电流电压关系,MOSFET,的寄生参数,MOSFET,的电路仿真,Spice仿真的MOSFET模型,Level 1:,基本晶体管公式，不是非常精确（采用前文介绍的公式）,Level 2:,更精确一些的模型，如包含栅长有效沟道长度等,Level 3:,经验模型。,Level 4(BSIM):,高效的经验模型。,新的模型,:level 28(BSIM2),level 47(BSIM3),level,49（,BSIM 3.3）,Spice,仿真的,MOSFET,模型参数,L,W:,晶体管长、宽,KP:,跨导，符号,k,GAMMA:,衬底偏置效应系数,AS,AD:,源/漏面积,CJSW:0,偏置的,sidewall capacitance,CGBO:0,偏置的,gate/bulk overlap capacitance,MOS,工艺与器件,CMOS,的概念,CMOS,制造工艺,MOS,管的电性能,连线,CMOS,器件的版图设计,连线,信号线,电源,/,地线,金属线,多晶硅,扩散线,连线（包括过孔）,p-,阱,栅,栅,n+,n+,金属,1,金属,3,金属,2,过孔,Via,Contact,过孔,via,与,contact,堆迭过孔(,stack via),与非堆迭过孔,堆迭过孔,非堆迭过孔,连线的寄生电容,(1),：线电容,两种构成,平板（,parallel plate,）电容 面积,边缘,（,fringe,）,电容,周长,平板,边缘,连线的寄生电容,(,2),：耦合电容,金属线（或多晶硅线）与同层的相邻金属线（或多晶硅线）或与上/下层（上下存在,Overlap,）的耦合,金属2,金属,1,金属,1,连线电阻,方块电阻是常数，由长宽比决定,可用于金属层、多晶硅层的电阻计算,金属线的金属电迁移,金属线的,电流容量,限制取决于横截面，由于线的高度固定，,线宽,决定了电流容量限制,金属电迁移,当电流大于电流容量时，电子流推挤附近的金属颗粒，形成金属的迁移，导致金属线被破坏,在短时间工作后金属线损坏早期损坏率（,infant mortality,）,金属电迁移的解决方法,适当的线宽设计，要求金属线能够容纳可能的最大电流,主要使用于,电源/地线,(,V,DD,/V,SS,)，因为一般流过信号线的电路不是很大,金属,金属线的,趋肤效应(,Skin effect,),(1),低频的情况下，绝大多数的金属导体横截面都均匀载有电流。,频率增加时，电流趋向导体的表面。趋肤效应在,GHz,频率时非常重要,孤立的导体,导体与地线,低频,高频,低频,高频,金属线的,趋肤效应(,Skin effect,),(2),趋肤深度,在此深度下，电流降为表面电流的,1/3=33%:,趋肤深度,d,=1/sqrt(,p,f,m s,),（f=,信号频率，,m,=,磁导率，,s,=,连线电导率）,趋肤效应对,阻抗的影响,连线低频阻抗,R,dc,=1/(,s,wt),w,宽度，,t,厚度,趋肤效应的,高频阻抗,R,hf,=1/(,s(,wt-(w-2,d,)(t-2,d,),1/(2,s,d,(w+t),每单位长度阻抗的计算,:,R,ac,=sqrt(R,dc,2,+,k,R,hf,2,),典型的,k,=1.2,d,CMOS,器件与工艺,CMOS,的概念,CMOS,制造工艺,MOS,管的电性能,连线,CMOS,器件的版图设计,版图设计的概念,(1),P+,P+,VDD,N+,N+,VSS,Nwell,V,S,S,V,D,D,Y,A,INV：,剖面图和版图,(,俯视图,),对照,NMOS,PMOS,a,out,+,版图设计的概念,(2),a,out,+,晶体管,GND,VDD,a,out,衬底接触,为什么需要版图设计规则,设计规则是制造厂家规定,IC,版图设计人员在版图设计中需要遵守的,几何规范,，是,工艺与设计的接口,设计规则是对版图设计的约束，只有满足约束条件的版图才能转化为合格的,MASK，,否则就有可能在生产中产生问题（成品率、可靠性等）,在取得最佳成品率和确保电路可靠性的前提下，利用这些规则使版图的面积尽可能做到最小,设计规则：使设计版图的制造减少缺陷（故障）,制造本身的限制,制造可能形成的缺陷,版图设计规则(Design Rule),版图的组成元件,器件（,MOSFET,等晶体管,）,连线（含过孔）,设计规则包括宽度(,Width)、,间距(,Spacing)、,覆盖(,Overhang)、,面积、露头和凹口等规则，它们分别给出最小线宽、最小间距、最小覆盖、最小面积、最小露头和最小凹口等数值。,宽度、间距和覆盖规则是其中最基本的规则,同一层的设计规则：主要是宽度、间距,不同层间的设计规则：主要是覆盖、露头,常用两种方法表示最小尺寸数值,目前：是直接用微米数表示最小尺寸,以前：,法则表示方法（目前不用了）,是一个无量纲的参数，,设计规则就是建立以,为基础的约束关系。,作为版图设计中的标识尺寸是一个待定参数，可以统一代入1,um、2um、0.5um,等具体单位,宽度规则,metal 3,6,metal 2,3,metal 1,3,pdiff/ndiff,3,poly,2,宽度规则要求形成器件和连线的扩散区、多晶硅和金属线的宽度不小于设定的各自最小线宽尺寸。这是为了防止尺寸过小的图形在制造过程中容易,断裂而造成电路开路,而设置的,间距规则,间距规则要求同层图形之间的间距不小于设定的最小间距，这是为了避免由于间距过小，图形在制造过程中,发生碰接而造成短路,扩散区/扩散区,:2,多晶硅/多晶硅,:2,过孔/过孔,:2,金属1/金属1,:3,金属2/金属2,:4,金属3/金属3,:4,覆盖与露头规则,覆盖与露头规则要求两不同层图形间的覆盖面大小不小于设定的最小覆盖量及其扩展量,露头 覆盖,覆盖规则之对于过孔,过孔,内孔（切口）,外环（体现了,“,覆盖”）,示例：设计规则,Summary,CMOS,的概念,MOS,、,NMOS,、,PMOS,、,CMOS,CMOS,制造工艺,工艺步骤示意（以双阱,CMOS,工艺为例）,工艺详细步骤（以,N,阱,CMOS,工艺为例）,MOS,管的电性能,MOSFET,的电流电压关系,线性区、沟道夹断、饱和区，阈值电压,沟道长度调制效益对饱和区电流的影响,MOSFET,衬底偏置效应对阈值电压的影响,MOSFET,的寄生参数,连线,连线的寄生电容,/,电阻,连线的金属电迁移、,趋肤效应,CMOS,器件的版图设计,版图的概念,版图设计规则,