集成电路制造技术：(12)(13)(14)工艺集成与封装测试.ppt

第五单元 工艺集成与封装测试,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,微电子工艺,(5),-,工艺集成与封装测试,第五单元 工艺集成与封装测试,第,12,章 工艺集成,第,13,章 工艺监控,第,14,章 封装与测试,2,第五单元 工艺集成与封装测试,第,12,章 工艺集成,12.1,金属化与多层互连,12.2 CMOS,集成电路工艺,12.3,双极型集成电路工艺,3,第五单元 工艺集成与封装测试,12.1,金属化与多层互连,金属及金属性材料在芯片上的应用被称为金属化，形成的整个金属及金属性材料结构称金属化系统。,金属化材料可分为三类：,互连材料；,接触材料；,MOSFET,栅电极材料。,4,第五单元 工艺集成与封装测试,12.1,金属化与多层互连,互连材料,指将同一芯片内的各个独立的元器件连接成为具有一定功能的电路模块；,接触材料,是指直接与半导体材料接触的材料，以及提供与外部相连的连接点；,MOSFET,栅电极材料,是作为,MOSFET,器件的一个组成部分，对器件的性能起着重要作用。,5,第五单元 工艺集成与封装测试,12.1.1,欧姆接触,欧姆接触指金属与半导体的接触电阻值远小于半导体本身电阻。,金,/,半接触的电流密度：,肖特基势垒高度：,接触电阻：,低掺杂接触电阻：,高掺杂接触电阻：,6,第五单元 工艺集成与封装测试,12.1.2,布线技术,集成电路对互连布线有以下要求：,布线材料有低的电阻率和良好的稳定性；,布线应具有强的抗电迁移能力；,布线材料可被精细刻蚀，并具有抗环境侵蚀的能力；,布线材料易于淀积成膜，粘附性要好，台阶覆盖要好，并有良好的可焊性。,7,第五单元 工艺集成与封装测试,1,、电迁移现象,在大电流密度作用下金属化引线的质量输运现象。质量输运沿电子流方向，结果在一方形成空洞，另一方形成小丘。,中值失效时间,MTF,指,50%,互连线失效的时间：,8,第五单元 工艺集成与封装测试,2,、稳定性,金属与半导体之间的任何反应，都会对器件性能带来影响。如硅在铝中具有一定的固溶度，若芯片局部形成“热点”，硅会溶解进入铝层中，致使硅片表面产生蚀坑，进而出现尖楔现象，造成浅结穿通。克服这种影响的主要方法是选择与半导体接触稳定的金属类材料作为阻挡层或在金属铝中加入少量半导体硅元素，使其含量达到或接近固溶度，这就避免了硅溶解进入铝层。,9,第五单元 工艺集成与封装测试,3,、金属布线的工艺特性,附着性要好，指所淀积的金属薄膜与衬底硅片表面的氧化层等应具有良好的附着性。,台阶覆盖性好，是指如果衬底硅片表面存在台阶，在淀积金属薄膜时会在台阶的阴面和阳面间产生很大的淀积速率差，甚至在阴面角落根本无法得到金属的淀积。这样会造成金属布线在台阶处开路或无法通过较大的电流。,10,第五单元 工艺集成与封装测试,4,、合金工艺,金属膜经过图形加工以后，形成了互连线。但是，还必须对金属互连线进行热处理，使金属牢固地附着于衬底硅片表面，并且在接触窗口与硅形成良好的欧姆接触。这一热处理过程称为合金工艺。,合金工艺有两个作用：其一增强金属对氧化层的还原作用，从而提高附着力；其二是利用半导体元素在金属中存在一定的固溶度。,11,第五单元 工艺集成与封装测试,12.1.3,多层互连,多层互连，一方面可以使单位芯片面积上可用的互连布线面积成倍增加，允许可有更多的互连线；另一方面使用多层互连系统能降低因互连线过长导致的延迟时间的过长。因此，多层互连技术成为集成电路发展的必然。,多层互连系统主要由金属导电层和绝缘介质层组成。因此可从金属导电层和绝缘介质层的材料特性，工艺特性，以及互连延迟时间等多个方面来分析,ULSI,对多层互连系统的要求。,12,第五单元 工艺集成与封装测试,12.1.3,多层互连,否,是,完成器件结构硅片,CVD,介质薄膜,平坦化,光刻接触孔和通孔,PECVD,钝化层,是否最后一层,金属化,测试封装,13,第五单元 工艺集成与封装测试,12.1.4,铜多层互连系统工艺流程,14,第五单元 工艺集成与封装测试,12.1.4,铜多层互连系统工艺流程,15,第五单元 工艺集成与封装测试,12.2 CMOS,集成电路工艺,16,第五单元 工艺集成与封装测试,12.2.1,隔离工艺,在,CMOS,电路的一个反相器中，,p,沟和,n,沟,MOSFET,的源漏，都是由同种导电类型的半导体材料构成，并和衬底（阱）的导电类型不同，因此，,MOSEET,本身就是被,pn,结所隔离，即是自隔离。只要维持源,/,衬底,pn,结和漏,/,衬底,pn,结的反偏，,MOSFET,便能维持自隔离。而在,pMOS,和,nMOS,元件之间和反相器之间的隔离通常是采用介质隔离。,CMOS,电路的介质隔离工艺主要是局部场氧化工艺和浅槽隔离工艺。,17,第五单元 工艺集成与封装测试,12.2.1,隔离工艺,1,、局部场氧化工艺,18,第五单元 工艺集成与封装测试,12.2.1,隔离工艺,2,、浅槽隔离工艺,19,第五单元 工艺集成与封装测试,12.2.2,阱工艺结构,20,第五单元 工艺集成与封装测试,12.2.3,薄栅氧化技术,栅氧化层是,MOS,器件的核心。随着器件尺寸的不断缩小，栅氧化层的厚度也要求按比例减薄，以加强栅控能力，抑制短沟道效应，提高器件的驱动能力和可靠性等。但随着栅氧化层厚度的不断减薄，会遇到一系列问题，如：栅的漏电流会呈指数规律剧增；硼杂质穿透氧化层进入导电沟道等。为解决上述难题，通常采用超薄氮氧化硅栅代替纯氧化硅栅。氮的引入能改善,SiO,2,/Si,界面特性，因为,Si-N,键的强度比,Si-H,键、,Si-OH,键大得多，因此可抑制热载流子和电离辐射等所产生的缺陷。将氮引入到氧化硅中的另一个好处是可以抑制,PMOS,器件中硼的穿透效应，提高阈值电压的稳定性及器件的可靠性。,21,第五单元 工艺集成与封装测试,12.2.4,非均匀沟道掺杂,栅长缩短和短沟道效应这对矛盾可以通过非均匀沟道掺杂解决，即表面杂质浓度低，体内杂质浓度高。这种杂质结构的沟道具有栅阈值电压低，抗短沟道效应能力强的特点。这种非均匀沟道的形成有主要有两种工艺技术：,两步注入工艺，第一步是形成低掺杂浅注入表面区；第二步是形成高掺杂深注入防穿通区。,在高浓度衬底上选择外延生长杂质浓度低的沟道层，即形成梯度沟道剖面。这种方法能获得低的阈值电压，高的迁移率和高的抗穿通电压，但寄生结电容和耗尽层电容大。,22,第五单元 工艺集成与封装测试,12.2.5,栅电极材料与难溶金属硅化物自对准工艺,23,第五单元 工艺集成与封装测试,12.2.6,源,/,漏技术与浅结形成,1,、轻掺杂漏结构,(LDD),2,、超浅源漏延伸区结构,3,、晕圈反型杂质掺杂结构和大角度注入反型杂质掺杂结构,24,第五单元 工艺集成与封装测试,12.2.7,CMOS,电路工艺流程,25,第五单元 工艺集成与封装测试,12.2.7,CMOS,电路工艺流程,26,第五单元 工艺集成与封装测试,12.2.7,CMOS,电路工艺流程,27,第五单元 工艺集成与封装测试,12.3,双极型集成电路工艺,双极型集成电路的基本工艺大致可分为两大类：一类是需要在元件之间制作电隔离区的工艺，另一类是元件之间采取自然隔离的工艺。采用第一类工艺的主要有晶体管,-,晶体管逻辑,(TTL),电路，射极耦合逻辑,(ECL),电路、肖特基晶体管,-,晶体管逻辑,(STTL),电路等。隔离工艺有,pn,结隔离，介质隔离及,pn,结,-,介质混合隔离。而采用元件之间自然隔离工艺的另一类电路主要是集成注入逻辑,(I,2,L),电路。,28,第五单元 工艺集成与封装测试,12.3.1,隔离工艺,双极型电路采用的隔离方法主要有,pn,结隔离，介质隔离及,pn,结,-,介质混合隔离。,1,、,pn,结隔离,29,第五单元 工艺集成与封装测试,12.3.1,隔离工艺,2,、混合隔离,30,第五单元 工艺集成与封装测试,12.3.2,双极型集成电路工艺流程,31,第五单元 工艺集成与封装测试,12.3.2,双极型集成电路工艺流程,32,第五单元 工艺集成与封装测试,12.3.3,多晶硅在双极型电路中的应用,1,、多晶硅发射极,采用多晶硅形成发射区接触可以大大改善晶体管的电流增益和缩小器件的纵向尺寸，获得更浅的发射结。,2,、自对准发射极和基区接触,33,第五单元 工艺集成与封装测试,34,本章重点,金属化与多层互连,CMOS,集成电路工艺,双极型集成电路工艺,34,第五单元 工艺集成与封装测试,第,13,章 工艺监控,13.1,概述,13.2,实时监控,13.3,工艺检测片,13.4,集成结构测试图形,35,第五单元 工艺集成与封装测试,13.1,概述,所谓工艺监控就是借助于一整套检测技术和专用设备，监控整个生产过程，在工艺过程中，连续提取工艺参数，在工艺结束时，对工艺流程进行评估。,工艺过程检测内容包括硅与其它辅助材料检测和工艺检测两大部分。,材料检测；,工艺检测。,36,第五单元 工艺集成与封装测试,13.1,概述,工艺检测技术得到了迅速的提高，今后将主要向着三个方向发展：,工艺线实时监控；,非破坏性检测，指对硅片直接进行检测；,非接触监测，指对硅片直接进行检测。,当前，工艺监控一般是同时采用三种方式：,1,、通过工艺设备的监控系统，进行在线实时监控；,2,、采用工艺检测片，通过对工艺检测片的测试跟踪了解工艺情况；,3,、配置集成结构测试图形，通过对微电子测试图形的检测评估具体具体工艺，工艺设备，工艺流程。,37,第五单元 工艺集成与封装测试,13.2,实时监控,实时监控是指生产过程中通过监控装置对整个工艺线或具体工艺过程进行的实时监控，当监控装置探测到某一被测条件达到设定阈值，工艺线或具体工艺设备就自动进行工艺调整；或者报警（自停止），由操作人员及时进行工艺调整。,38,第五单元 工艺集成与封装测试,13.3,工艺检测片,工艺检测片，又叫工艺陪片（简称陪片）。一般使用没有图形的大圆片，安插在所要监控的工序，陪着生产片（正片）一起流水，在该工序完成后取出，通过专用设备对陪片进行测试，提取工艺数据，从而实现对工艺流程现场的监控，并在下一工序之前就判定本工序为合格、或返工、或报废。,39,第五单元 工艺集成与封装测试,13.3.1,晶片检测,对晶片的检测包括对原始的抛光片和工艺过程中的晶片的检测。,对抛光片从三个方面进行检验，几何尺寸、外观缺陷和物理特性。,对工艺过程中的晶片的检测方法有化学腐蚀法、,X,射线形貌照相法和铜缀饰技术。,40,第五单元 工艺集成与封装测试,13.3.2,氧化层检测,1,、厚度测量，包括比色法、斜面干涉法、椭圆偏振法和分光光度计法。,2,、针孔检测，包括化学腐蚀法、液晶显示、铜染色和,MOS,结构测试法等。,3,、击穿特性检测，是,MOS,器件栅氧化膜和集成电路层间绝缘的电学特性和可靠性的一个重要量度。,4,、,C-V,测量技术，广泛用于,SiO,2,-Si,界面性质的研究，高频,C-V,法已成为,MOS,工艺常规监测手段。可以测量：固定电荷密度、,Na,+,密度等。,41,第五单元 工艺集成与封装测试,13.3.3,光刻工艺检测,对光刻工艺的检测包括：掩膜版和硅片平整度检测；掩膜版和硅片上图形的,CD,（,Critical Dimension),尺寸检测；光刻胶厚度及针孔检测；掩膜版缺陷及对准检测。,42,第五单元 工艺集成与封装测试,13.3.4,扩散层检测,1,、薄层电阻测量，通常采用两种方法：四探针法和范德堡法。,2,、结深测量，包括结的显示、结深测量 和亚微米结深测量。,3,、杂质分布测量，包括阳极氧化剥层的微分电导法和扩展电阻法。,43,第五单元 工艺集成与封装测试,13.3.5,离子注入层检测,1,、中、大剂量注入检测，检测方法与扩散层相同，只是检测的是载流子特性。,2,、小剂量注入检测，检测方法有两次注入法、,MOS,晶体管阈值电压漂移法、脉冲,C-V,法和扩展电阻法等。,3,、几种方法的比较，离子注入层中杂质原子的分布一般采用中子活化分析、放射性示踪法、二次离子质谱（,SIMS,）、背散射（,RBS,）、和俄歇电子能谱（,AES,）等方法检测。,44,第五单元 工艺集成与封装测试,13.3.6,外延层检测,1,、厚度测量,2,、图形漂移和图形畸变的测量,3,、电阻率测量,4,、杂质分布和自掺杂分布测量,45,第五单元 工艺集成与封装测试,13.4,集成结构测试图形,微电子测试结构和测试图形必需满足两个准则：,1,、要求通过对测试结构和测试图形的检测能获得正确的结果。因此，要根据电路设计要求和实际能达到的工艺条件来进行测试结构和测试图形设计。,2,、要求由测试图形和测试结构能使用自动测量系统便捷地获取数据，自动测量系统应用最少的探针（或探测板）。,46,第五单元 工艺集成与封装测试,13.4.1,微电子测试图形的功能与配置,1,、微电子测试图形的功能,1,）提取工艺、器件和电路参数，评价材料、设备、工艺和操作人员工作质量，实行工艺监控和工艺诊断；,2,）制定工艺规范和设计规范；,3,）建立工艺模拟、器件模拟和电路模拟的数据库；,4,）考察工艺线的技术能力；,5,）进行成品率分析和可靠性分析。,47,第五单元 工艺集成与封装测试,13.4.1,微电子测试图形的功能与配置,2,、微电子测试图形的配置方式,全片式，即工艺陪片,(PVW),，这种类型是把测试图形周期性地重复排列在圆片上，形成,PVW(Process,Validation Wafer,的简称,),。,外围式，这是一种早期常用的方式。它由位于每个电路,(,芯片,),周围的测试结构所组成，用于工艺监控和可靠性分析。,插花式，这种方式是在圆片的选定位置用测试图形代替整个电路芯片，其数量和位置由需要而定。,48,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,1,、薄层电阻测试图形,49,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,1,、薄层电阻测试图形,50,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,1,、薄层电阻测试图形,偏移方形十字形结构,51,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,1,、薄层电阻测试图形,大正十字形结构,52,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,1,、薄层电阻测试图形,小正十字形结构,53,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,2,、平面四探针测试图形,54,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,3,、金属,-,半导体接触电阻测试图形,55,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,4,、掩模套准测试结构,随着大规模、超大规模集成电路的发展，电路图形的线宽越来越小，光刻工艺中的套准问题变得越来超重要掩模套准测试结构就是用来检测套准误差的。,套准误差的定量测量可以用光学方法，也可以用电学方法。下面介绍几种与生产工艺相容的目测和电测的掩模套准测试结构。,56,第五单元 工艺集成与封装测试,13.4.2,几种常用的测试图形,5,、工艺缺陷测量,随机缺陷测试结构,采用电学测试方法确定与基本工艺结构相关的缺陷及其密度分布，并可由此预测成品率的测试结构叫做随机缺陷测试结构。有下面几种：,（,1,）铝条连续性测试结构,（,2,）接触链测试结构,（,3,）栅极链测试结构,（,4,）,MOS,晶体管阵列测试结构,（,5,）可选址,CMOS,反相器阵列测试结构,（,6,）环形振荡器,57,第五单元 工艺集成与封装测试,13.4.3,微电子测试图形实例,电路约,27000,个元件，存储单元用多晶硅做负载，外围电路用耗尽型,MOS,管做负载，采用标准,5,微米硅栅等平面工艺，芯片尺寸,3.34.8mm,2,，在,75mm,的硅片上对称插入,5,个测试图形。,特点：主要测试点排列在测试图形外围，,18,个主要测试点与电路芯片一样，可使用同样固定探针卡；每个电路芯片旁，放置了多晶硅负载电阻的测试结构，用于检测整个硅片上电阻的均匀性，以及由于光刻套偏时，浓掺杂的,N+,源漏横向扩散对多晶电阻值的影响，弥补了插入式测试图形采集数据的不足；除含有薄层电阻、电容、晶体管（增强和耗尽）、,CD,尺寸等常规测试结构外，特别针对存储器电路工艺结构的特点，设计了几组随机缺陷测试结构。,58,第五单元 工艺集成与封装测试,59,本章重点,实时监控,工艺检测片,集成结构测试图形,59,第五单元 工艺集成与封装测试,第,14,章 封装与测试,14.1,芯片封装技术,14.2,集成电路测试技术,60,第五单元 工艺集成与封装测试,14.1,芯片封装技术,微电子芯片封装在满足器件的电、热、光、机械性能的基础上，主要应实现芯片与外电路的互连，并应对器件和系统的小型化、高可靠性、高性价比也起到关键作用。,61,第五单元 工艺集成与封装测试,14.1.1,封装的作用和地位,微电子封装通常有五种作用，即电源分配、信号分配、散热通道、机械支撑和环境保护。,器件封装在国际上已成为独立的封装产业，并与器件测试、器件设计和器件制造共同构成微电子产业的四大支柱。,62,第五单元 工艺集成与封装测试,14.1.2,封装类型,63,第五单元 工艺集成与封装测试,14.1.2,封装类型,1,、芯片粘接技术,如果只需将集成电路芯片固定安装在基板上，一般有以下几种方法。,(1)Au-Si,合金共熔法。,(2),焊料合金片焊接法。,(3),导电胶粘接法。,(4),有机树脂粘接法。,64,第五单元 工艺集成与封装测试,14.1.2,封装类型,2,、芯片互连技术,芯片互连技术主要有引线键合,(WB),、载带自动焊,(TAB),和倒装焊,(FCB),三种。,(1)WB,。,WB,是一种传统的、最常用的、也是最成熟的芯片互连技术，至今各类芯片的焊接仍以,WB,为主。它又可分为热压焊、超声焊和热压超声焊,(,又称金丝球焊,),三种方式。,(2)TAB,。,TAB,是连接芯片焊区和基板焊区的“桥梁”，它包括芯片焊区凸点形成、载带引线制作、载带引线与芯片凸点焊接,(,称为内引线焊接,),、载带,-,芯片互连焊后的基板粘接和最后的载带引线与基板焊区的外引线焊接几个部分。,（,3,）,FCB,。,FCB,是芯片面朝下，将芯片焊区与基板焊区直接互连的技术。,65,第五单元 工艺集成与封装测试,14.1.2,封装类型,3,、一级微电子封装,一级封装是将一个或多个,IC,芯片用适宜的材料,(,金属、陶瓷、塑料或它们的组合,),封装起来，同时，在芯片的焊区与封装的外引脚间用芯片互连方法连接起来，使之成为有实用功能的电子元器件或组件。,一级封装包括封装外壳制作在内的单芯片组件和多芯片组件两大类。,66,第五单元 工艺集成与封装测试,14.1.2,封装类型,3,、一级微电子封装,67,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,1,、,DIP,和,PGA,技术,68,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,2,、,SOP,和,QFP,技术,69,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,3,、,BGA,技术,BGA,即“焊球阵列”。它是在基板的下面按阵列方式引出球形引脚，在基板上面装配,LSI,芯片（有的,BGA,引脚与芯片在基板的同一面），是,LSI,芯片用的一种表面安装型封装。它的出现解决了,QFP,等周边引脚封装长期难以解决的多,I/0,引脚数,LSI,、,VLSI,芯片的封装问题。,目前市场上出现的,BGA,封装，按基板的种类，主要分为,PBGA(,塑封,BGA),、,CBGA(,陶瓷,BGA),、,CCGA(,陶瓷焊柱阵列,),、,TBGA(,载带,BGA),、,MBGA(,金属,BGA),、,FCBGA(,倒装芯片,BGA),和,EBGA(,带散热器,BGA),等。,70,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,3,、,BGA,技术,PBGA,封装结构,71,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,3,、,BGA,技术,CBGA,封装结构,72,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,3,、,BGA,技术,CCGA,封装结构,73,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,3,、,BGA,技术,TBGA,封装结构,74,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,3,、,BGA,技术,FCBGA,封装结构,75,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,4,、,CSP,技术,CSP,，,即芯片尺寸封装。这种产品具有的特点包括：体积小；可容纳的引脚最多；电性能良好；散热性能优良。,目前市场上开发出,CSP,有数十种，归结起来，大致可分为以下几类：,1),柔性基板封装；,2),刚性基板；,3),引线框架式；,4),微小模塑型；,5),圆片级将在本节后面进行详细介绍；,6),叠层型。,76,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,5,、,FC,技术,FC(Flip,Chip),即倒装片或倒装片法，也是人们常说的凸点芯片，是没有封装的芯片封装。制作方法与,WLP,完全相同，只是它的凸点还包括,Au,凸点、,Cu,凸点、,Ni-Au,、,Ni-Cu-Au,、,In,等凸点；凸点间的节距比,CSP,的节距更小。而,BGA,和,CSP,则是,FC,的扩展和应用。制作,FC,凸点的工艺方法十分广泛，根据不同需求，当前主要有蒸发,/,溅射法、电镀法、化学镀法、打球法、焊料置球法、模板印制法、激光凸点法、移置凸点法、柔性凸点法、叠层法和喷射法等。其中的电镀法、置球法、印制法、化学镀法及打球法应用居多，而以印制法和电镀法最具有发展前途。,77,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,6,、,FBP,技术,FBP(F1at Bump Package,),技术，即平面凸点式封装技术。,FBP,是为了改善,QFN,生产过程中的诸多问题而得以研发的，,FBP,的外形与,QFN,相近，引脚分布也可以一一对应，外观上的主要不同点在于：传统,QFN,的引脚与塑胶底部,(,底面,),在同一平面，而,FBP,的引脚则凸出于塑胶底部，从而在,SMT,时，使焊料与集成电路的结合面由平面变为立体，因此在,PCB,的装配工艺中有效地减少了虚焊的可能性；同时目前,FBP,采用的是镀金工艺，在实现无铅化的同时不用提高键合温度就能实现可靠的焊接，从而减少了电路板组装厂的相关困扰，使电路板的可靠性更高。总之，在体积上，,FBP,可以比,QFN,更小、更薄，真正满足轻薄短小的市场需求。其稳定的性能，杰出的低阻抗、高散热、超导电性能同时满足了现在的集成电路设计趋势。,FBP,独特的凸点式引脚设计也使焊接更简单、更牢固。,78,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,7,、,MCM,MCP,技术,多芯片组件,（,Multi-Chip Module,MCM,）,是在混合集成电路,(Hybrid Integrated Circuit,，,HIC),基础上发展起来的一种高技术电子产品，它是将多个,LSI,、,VLSI,芯片和其他元器件高密度组装在多层互连基板上，然后封装在同一壳体内，以形成高密度、高可靠的专用电子产品，它是一种典型的高级混合集成组件。而多芯片封装,(,MultiChip,Package,，,MCP),则是适应个人计算机、无线通信，特别是移动通信的飞速发展和大众化普及所要求的多功能、高性能、高可靠性及低成本的要求，使用并安装少量商用芯片，制作完成的封装产品。,MCP,的电路设计和结构设计灵活方便，可采用标准化的先进封装，进行标准的,SMT,批量生产，工艺成熟，制作周期短，成品率高；所采用的各类,IC,芯片都是商品化产品，不仅可以采购到，而且价格也相对较低。所有这些都使最终产品的成本也相对较低。由此可见，,MCM,和,MCP,是类似的，并无本质上的差别，对,MCM,的论述同样也适用于,MCP,。,79,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,8,、,系统级封装技术,单级集成模块,(SLIM),80,第五单元 工艺集成与封装测试,14.1.3,几种典型封装技术,9,、,圆片级封装,(WLP),技术,WLP,局部结构示意图,典型,WLP,的工艺流程,81,第五单元 工艺集成与封装测试,14.1.4,未来封装技术展望,微电子封装技术将向以下方向发展。,(1),具有的,I/0,数更多。,(2),具有更好的电性能和热性能。,(3),更小、更轻、更薄，封装密度更高。,(4),更便于安装、使用、返修。,(5),可靠性更高。,(6),品种多、更新快、追求更高的性价比。,(7),符合环保要求。,82,第五单元 工艺集成与封装测试,14.2,集成电路测试技术,微电子产品特别是集成电路的生产，要经过几十步甚至几百步的工艺，其中任何一步的错误，都可能是最后导致器件失效的原因。同时版图设计是否合理，产品可靠性如何，这些都要通过集成电路的参数及功能测试才可以知道。以集成电路由设计开发到投入批量生产的不同阶段来分，相关的测试可以分为原型测试和生产测试两大类。,83,第五单元 工艺集成与封装测试,14.2.1,简介,1,、电学特性测试,电学特性测试的目的是最大限度地覆盖可能存在于,IC,中的所有的失效源。测试,IC,电学特性的步骤通常是：连接测试；功能与动态,(,交流,),特性测试；直流特性测试。,84,第五单元 工艺集成与封装测试,14.2.1,简介,2,、可靠性测试,85,第五单元 工艺集成与封装测试,14.2.1,简介,3,、测试数据的统计分析,面对集成电路测试得到的大量测试数据，需要用适当的方法来统计分析和整理，使之变为容易理解和便于使用的形式，如各种曲线、图表和统计结果等。用这些统计数据可以方便地鉴定器件质量，确定参数规范，分析产品失效，控制生产工艺等。,常用于分析单个器件合成批器件的曲线与图表形式有：曲线图；,shmoo,图,/,组合,shmoo,图；三维图和等高线图等。,86,第五单元 工艺集成与封装测试,14.2.1,简介,4,、测试成本,集成电路的测试成本来源于,测试设备,与,测试行为,两个方面。,测试设备方面的成本又可以具体分成,硬件,与,软件,两部分。,测试行为带来的消耗来源于,测试时间,和,测试人员费用,。,87,第五单元 工艺集成与封装测试,14.2.2,数字电路测试方法,数字电路测试涉及三个基本概念。,输入测试向量,，也叫输入向量或测试向量，指并行加到被测电路直接输入的若干,0,、,1,的组合。例如一个,8,输入被测器件，它的一个测试向量可为,01110011,。,测试图形,，输入测试向量与被测器件在施加此输入时的无错误输出响应的总称。,测试序列,，一系列理想情况下可以此判断被测器件有无失效的测试图形。测试序列有完全、简化或最简，以及伪随机等区别。,88,第五单元 工艺集成与封装测试,14.2.2,数字电路测试方法,在测试方法上通常有以下几种。,1,、实装测试法,2,、比较测试法,3,、测试图形存储法,4,、实时测试图形产生法,5,、折中法,89,第五单元 工艺集成与封装测试,14.2.3,数字电路失效模型,数字集成电路测试中通常考虑的失效有：,固定错误,(Stuckat Faults),；,干扰错误,(Bridging Faults),；,固定开路错误,(Stuckopen Faults),；,图形敏感错误,(Pattern Sensitive Faults),。,前两种失效存在于各种工艺的数字集成电路中，固定开路错误通常应用于,CMOS,工艺的数字,IC,测试，而最后一种，一般用于具有规则结构的特定器件，如,RAM,和,ROM,。,90,第五单元 工艺集成与封装测试,14.2.3,数字电路失效模型,(1),固定错误,输入,ABC,无错误,输出,存在,s-a,失效时的实际输出,Z,A s-a-0,A s-a-1,B s-a-0,B s-a-1,C s-a-0,C s-a-1,Z s-a-0,Z s-a-1,000,1,1,1,1,1,1,1,0,1,001,1,1,1,1,1,1,1,0,1,010,1,1,1,1,1,1,1,0,1,011,1,1,0,1,1,1,1,0,1,100,1,1,1,1,1,1,1,0,1,101,1,1,1,1,0,1,1,0,1,110,1,1,1,1,1,1,0,0,1,111,0,1,0,1,0,1,0,0,1,91,第五单元 工艺集成与封装测试,14.2.3,数字电路失效模型,(2),干扰错误,输入测试向量,A B C,正确输出,错误输出,可判断的失效情况,0 1 1,1,0,A s-a-1,或,Z s-a-0,1 0 1,1,0,B s-a-1,或,Z s-a-0,1 1 0,1,0,C s-a-1,或,Z s-a-0,1 1 1,0,1,A,或,B,或,C s-a-0,或,Z s-a-0,92,第五单元 工艺集成与封装测试,14.2.3,数字电路失效模型,(3),与,CMOS,工艺相关的失效,93,第五单元 工艺集成与封装测试,14.2.3,数字电路失效模型,另外，数字集成电路中还存在一些偶发性错误，可分为两类：,传输错误,：射线、电源电压波动等造成的数据错误；,间歇性错误,：电路中的某些不当造成随机出现的错误。,在产生测试图形时充分考虑以上的问题，以最大限度地覆盖可能存在的失效。,94,第五单元 工艺集成与封装测试,14.2.4,IDDQ-,准静态电流测试分析法,一个,p,管短路的,CMOS,反相器的电流电压波形,95,第五单元 工艺集成与封装测试,14.2.4,IDDQ-,准静态电流测试分析法,IDDQ,测试有三种方案。,(1),每向量测试一次；,(2),对测试图形有选择地进行,IDDQ,测试；,(3),增补测试图形。,进行,IDDQ,测试的方法有两种：片外测试和芯片内监控。后者也称内建电流测试,(BIC test,，,Buildin Current Testing),。由于,VLSI,中的绝大部分都采用,CMOS,工艺，,IDDQ,测试对纯数字及数模混合电路测试都是一种有效的手段。,96,第五单元 工艺集成与封装测试,14.2.5,模拟电路及数模混合电路测试,1,、模拟电路测试,模拟电路的失效情况大致可以概括为以下几类：,参数值偏离正常值；,参数值严重偏离正常范围，如开路、短路、击穿等；,一种失效引发其他的参数错误；,某些环境条件的变化引发电路失效,(,如温度、湿度等,),；,偶然错误，但通常都是严重失效，如连接错误等。,97,第五单元 工艺集成与封装测试,14.2.5,模拟电路及数模混合电路测试,1,、模拟电路测试,在测试前先要依据生产商提供的电路参数进行仿真，得到被测电路的特性参数期待值和偏差允许范围。以运放为例，生产方应提供的参数包括诸如高,/,低电平输出、小信号差异输出增益、单位增益带宽、单位增益转换速率、失调电压、电源功耗、负载能力、相位容限典型值等。得到了测试所需的输入信号和预期的输出响应，我们就可以准备相应的测试条件了。确定需要的测试测量仪器，搭建外围测试电路，这也是与数字电路测试的不同之处，模拟电路的特性参数可能会因为外围条件的微小差异而有很大的不同，所以诸如测试板上的漏电等因素都必须加以考虑。,98,第五单元 工艺集成与封装测试,14.2.5,模拟电路及数模混合电路测试,传统的模拟电路测试方法很难得到精确、重复的输入信号和输出响应，对电路的输入端也很难做到完全同步。同时，靠机械动作切换的测量仪器，响应速度也难以达到输出测量的要求。,DSP,技术的出现和发展，正为高速、精确的模拟电路测试提供了有效的解决方法。,1,、模拟电路测试,99,第五单元 工艺集成与封装测试,14.2.5,模拟电路及数模混合电路测试,2,、混合电路测试,对于混合电路的测试，通常没有什么简单的方法，只有在电路设计中将其分为可以单独测试的模拟、数字模块，在测试时，对模拟部分与数字部分分别进行测试。对于数字、模拟部分有效隔开的混合电路，测试的步骤通常依照以下的顺序进行：模拟测试数字测试整体功能测试。需注意的是即使模拟测试与数字测试的结果完全合格，也并不表示电路没有故障，因为两者问的连接部分出现一点错误，同样会导致电路失效，所以无论整体功能与模块化的测试结果问有怎样确定的关系，在测试项目中，保留一些整体功能测试都是必须的。,100,第五单元 工艺集成与封装测试,14.2.6,未来测试技术展望,1,、,VLSI,的发展对测试技术的挑战,内外带宽差异；,(2),混合电路测试；,(3),系统级芯片测试；,(4),内嵌存储器与自我校正；,(5),芯片性能的提高与测试精度的矛盾；,(6),集成度的提高使得同样失效机理影响更严重；,(7),外部测试设备的高昂价格与,IC,成本降低的要求相冲突。,101,第五单元 工艺集成与封装测试,14.2.6,未来测试技术展望,2,、可测性设计,DFT,的基本原则可概括如下。,将模拟部分与数字部分在物理结构和电学性能上尽可能分开；,电路内部所有锁存器和触发器可以初始化；,避免所有可能的异步和多余结构；,避免出现竞争；,提供内部模块的控制、检测手段；,反馈通路可以断开；,谨慎使用有线逻辑；,使用控制、测试点；,使用分割、选择控制。,102,第五单元 工艺集成与封装测试,14.2.6,未来测试技术展望,3,、,WLR,硅片级可靠性测试,作为内建质量监控手段的一部分，硅片级可靠性测试,(Wafer Level Reliability,，,WLR),在集成电路研发和生产中已经得到应用，目的在于将错误在更早的阶段检测出来，并加以控制。与传统的可靠性测试相比，进行,WLR,测试更有利于信息的迅速反馈和降低封装成本。,WLR,测试包括了一系列的加速试验，在受控的应力试验中检测被测试器件的早期失效。,通常采用的,WLR,测试有四种：接触可靠性、热电子注入、金属完整性和氧化层完整性。,103,第五单元 工艺集成与封装测试,104,本章重点,封装的作用和地位、封装类型,几种典型的封装技术,未来封装技术展望,数字电路测试,模拟电路及数模混合电路测试,未来测试技术的展望,104,第五单元 工艺集成与封装测试,