超大规模集成电路设计.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,Chap 1,绪论,1,课程内容,Part 1,超大规模集成电路设计导论,CMOS,工艺,、器件,/,连线,逻辑门单元,电路、,组合,/,时序,逻辑,电路,功能块,/,子系统（控制逻辑、数据通道、存储器、总线）,Part 2,超大规模集成电路设计方法,设计流程,系统设计与验证,RTL,设计与仿真,逻辑综合与时序分析,可测试性设计,版图设计与验证,SoC,设计概述,2,课程参考书,（仅适用于,Part 1,）,中文版,现代,VLSI,设计,系统芯片设计,（原书第三版）,美,韦恩,沃尔夫 著,科学出版社,英文版,Modern VLSI Design:System-on-Chip Design,3,th,by Wayne Wolf,该书的前半部分（,Chap1-6,）,3,绪 论,1.IC,：,从设计、制造、封装、测试到芯片产品,2.IC,设计：设计流程及其,EDA,工具,4,集成电路（,IC,）,的发明,1952,年,5,月，英国科学家,G.W.A.,Dummer,提出了集成电路的设想。,1958,年,TI,公司,Clair,Kilby,的研究小组发明了第一块集成电路，,12,个元件，锗半导体,获,2000,年,Nobel,物理奖,5,第一块微处理器芯片,Intel,公司,1971年,4004,中央处理器,(CPU),6,集成电路的发展：摩尔定律,由,Gordon Moore,提出,（,Gordon Moore,是,Intel,的创立者之一）,Moores Law,：每个芯片上的晶体管数目，以指数形式增加，每,18,个月翻一番,7,摩尔定律：微处理器的发展,8080,8086,80286,80386,80486,Pentium,PentiumPro,Pentium III,Itanium,Pentium IV,8,当前：超大规模集成电路,(VLSI),时代,为什么采用,VLSI,：人们对电子系统的需要,功能要求越来越复杂：电路规模,性能要求越来越优良：速度、功耗,成本相对来讲最好低一点：尺寸,由于集成电路在电子系统中的核心作用，集成电路在系统功能、性能和成本中所起的作用是关键性的,集成电路的三个关键特性（功能要求定下来的前提下）,尺寸,速度,功耗,9,集成电路：从,Spec.,到芯片产品,设计 制造 封装测试,体现出了,集成电路产业链：,设计业、制造业、封测业,10,集成电路：从,Spec.,到芯片产品,设计 制造 封装测试,晶圆测试,（中测）,成品测试,（成测）,设计结果,掩模版（光罩版、,Mask,）,晶圆（管芯）,芯片,11,设计结果：芯片版图（,Layout,）,An,Example,Chip Layout of Intel Pentium Pro-5.5 million,FETs,12,掩模版（光罩版、,Mask,）,版图,Layout,13,晶圆制造,掩模版,封装,14,晶圆制造,从空白晶圆（,Wafer,）,到图案化的晶圆,版图,管芯,LayoutDie,15,制造,（,1,）,芯片制造的大致步骤,掩模版（光罩版、,Mask,）制作,对每层版图都要制作一层掩模版，实际是光刻工序的次数,除金属层外，一般,CMOS,电路至少需要,20,层以上掩模版,晶圆制造（光刻）,（,Wafer Manufacturing,）,制造工艺的种类,Bipolar,MOS,（,NMOS,、,PMOS,）,CMOS,（当前主流工艺）,BiCMOS,其它特殊工艺,16,制造,（,2,）,制造工艺的发展趋势,特征尺寸越来越小：,1,0.8,0.6,0.5,0.35,0.25,0.18,0.15,0.13,微米,;90,65,40,28,，,20,纳米,晶圆直径越来越大：,4,5,6,8,12,英寸,率先用于数字,IC,，,特别是,DRAM,和,Flash,等存储器电路,结果：规模越来越大，性能越来越高，单片制造成本相对越来越低,世界知名的制造厂（,Foundry,）,代工厂,TSMC,、,UMC,、,Charter,、,SMIC,IDM,Intel,、,Samsung,、,TI,、,ST,17,封装测试,掩模版,封装,18,封装,（,1,）,先进行晶圆切割,(Sawing Wafer),19,封装,（,2,）,封装（,Packaging,）可以满足芯片的以下几个需要,给予芯片,机械支撑,协助芯片向周围环境,散热,保护芯片免受化学腐蚀,封装引脚可以提供芯片在整机中的,有效焊接,Die,Package,20,封装方式,DIP,双列直插式,PLCC,塑料有引线芯片载体,QFP,塑料方型扁平式,PGA,插针网格阵列,BGA,球栅阵列,MCM,、,SIP,的多芯片封装方式,我国知名的封装厂,长电,南通富士通,封装,（,3,）,DIP,PLCC,QFP,LQFP,TQFP,PGA,BGA,21,测试,（,1,）,中测（晶圆测试、,Wafer Testing,、,CP,测试）：晶圆制造完成后的测试,测试在制造过程中形成的故障,不能测试在封装过程中形成的故障（因为此时还没有封装），所以中测以后必须进行成测,可以在封装前测试出故障芯片，避免这部分故障芯片的封装费用，适用于封装费用比较昂贵的芯片。所以，封装费用低廉的芯片可以不经过中测,自动测试仪,ATE,（,Teaster,）自动探针台,ProbeStation,22,测试,（,2,）,成测（成品测试、,Final Testing,、,FT,）：芯片封装完成后的测试，需对每个芯片进行测试,测试在制造、封装过程中形成的故障,是必须经过的过程，但对经过中测的芯片可以相对简单,自动测试仪,ATE,芯片自动分拣机（或称机械手）,Handler,23,测试,（,3,）,世界知名的测试仪器和设备,Advantest,（,爱德万）,Teradyne,（,泰瑞达）,Credence,（,科利登）,Verigy,（原,Agilent,安捷伦半导体测试部门）,24,绪 论,1.IC,：,从设计、制造、封装、测试到芯片产品,2.,IC,设计：设计流程及其,EDA,工具,1,）数字,IC,设计流程,2,）模拟,IC,设计流程,3,）设计对制造和封测的影响,25,IC,的大致分类,(1),IC,FPGA/CPLD,数字,ASIC,（掩膜）,基于门阵列,基于标准单元,基于全定制,数字,IC,混合,ASIC,SOC,混合信号,IC,射频,/,模拟,IC,26,IC,的大致分类,(2),集成电路,数字,IC,：,处理数字信号，可以做成很大的规模,ASIC,（,需制作掩模）,A,pplication,S,pecific,I,ntegrated,C,ircuit,专用集成电路,FPGA/CPLD,（,可以编程，不需制作掩模）,F,ield,P,rogrammable,G,ate,A,rray,现场可编程门阵列,C,omplex,P,rogrammable,L,ogic,D,evice,复杂可编程逻辑器件,模拟,/,射频,IC,：,处理模拟信号，规模远不如数字,IC,放大器（,RF,放大器、中放、运放、功放）；比较器；振荡器；混频器；模拟,PLL,；,稳压稳流源等,数模混合信号,IC,：,ADC,、,DAC,；,某些,Driver,；,电源管理；等等,SOC,：,System on Chip,（,系统集成电路，片上系统）,27,IC,的大致分类,(3),数字,IC,中，数字,ASIC,与,FPGA/CPLD,的区别,ASIC,：,需制作掩模,设计时间长，硬件不能升级,芯片面积小，性能可以得到较好的优化,适合芯片,需求量大,的场合：片量用于平摊昂贵的光罩掩模制版费，降低单片生产成本,FPGA/CPLD,：,可以编程，不需要后端设计,/,制作掩模,开发门槛较低，设计时间较短，可方便和快速地升级优化硬件,芯片面积大，性能不够优化,适合芯片,需求量小,的场合：不用支付昂贵的光罩掩模制版费,作为数字,ASIC,设计流程中的必要步骤：,ASIC,设计中前端设计的,FPGA,原型验证（,HDL,功能验证）,28,IC,设计与,EDA,技术,/EDA,工具,(1),EDA,（,Electronic Design Automatic,，,电子设计自动化,),是指以计算机为工作平台的,电子,CAD,工具软件,集,EDA,工具使得设计者的工作,仅限于利用软件的方式,，就能完成对系统硬件功能和性能的实现,集成电路设计从一开始就依赖于,EDA,技术及工具，离开,EDA,技术集成电路设计将寸步难行。而且随着技术的进步，集成电路的设计越来越依赖,EDA,工具,工艺越来越先进，线宽越来越小,功能越来越复杂，规模越来越大,性能要求越来越高，速度越来越快，对功耗的要求越来越高,产品上市的时间（,time to marketing,）,越来越短，对设计时间的要求越来越短,集成电路设计反过来也促进了,EDA,技术及工具的发展,29,IC,设计与,EDA,技术,/EDA,工具,(2),EDA,工具的作用对象,EDA,技术,IC,设计,FPGA/CPLD,设计,数字,ASIC,设计,基于门阵列,基于标准单元,基于全定制,数字,IC,混合,ASIC,设计,PCB,SOC,混合信号,IC,模拟,/,射频,IC,30,IC,设计中需要考虑的因素,满足,功能,和,性能,的要求,性能：速度、功耗,降低芯片,成本,单芯片成本计算,C,T,=C,D,/N+C,P,/(y,n)+,封装测试成本,第一项表示分摊到每个芯片上的设计费用：,C,D,是设计及掩模制版费（也叫,NRE,费用），,N,是总产量,第二项表示每个芯片的制造费用：,C,P,是每个晶圆的制造费用，,n,是每个晶圆上的管芯数，,y,是晶圆成品率,降低芯片设计成本,良好的设计流程,降低芯片制造成本,优化设计来减少芯片面积，增加每个晶圆上的管芯数,在设计中采用,DFM,方法来,提高芯片制造,成品率,降低芯片测试成本,在设计中采用可测试性设计（,DFT,）方法，降低每个芯片的测试时间,延长芯片使用寿命,如热均匀分布等,缩短芯片面市时间（,Time-to-Market,）,31,数字,IC,设计流程,包括：数字,ASIC,设计流程,FPGA/CPLD,设计流程,32,数字,IC,设计,在,VLSI,时代，数字,IC,设计是,VLSI,设计的根本所在,更大的规模（复杂度）,更好的性能,更低的功耗,超深亚微米（,VDSM,）,工艺技术：对互连问题的关注,设计方法：层次化,从高层次的系统抽象描述，逐级向下进行设计,/,综合、验证，直到物理版图级的低层次描述,系统（功能）级寄存器传输级（,RTL,）门级电路级 物理版图级,层次化的设计方法使复杂的电子系统简化，并能在不同的设计层次及时发现错误并加以纠正,设计方法：结构化,把复杂的系统划分成一些可操作的模块，允许多个设计者同时设计，而且某些模块的可以复用,33,数字,ASIC,设计流程概述,设计流程,前后端、三阶段,设计,/,综合,验证,RTL前端,行为设计,功能,验证,最终得到的是,RTL Source Code,GDSII后端,：后两个阶段,逻辑,/,版图,综合,验证,(,时序分析,/,版图验证）,“综合”可以不太精确地理解为：人工控制和干预的,自动化设计,曾经的前端、后端的界限：以门级电路网表（,netlist,),为界（左图虚线部分）,RTL,前端,GDSII,后端,前端,后端,功能仿真,版图验证,Tape-out,34,数字,ASIC,设计流程（简化流程）,RTL,设计与功能仿真,RTL,编码设计（,RTL Coding,）,RTL,功能仿真（,RTL Simulation,）,逻辑综合与时序分析,逻辑综合（,Synthesis,）,时序分析（,Timing Analysis,）,版图设计与验证,布局布线（,Place&Route,）,版图验证（,Layout verification,）,&,版图后仿真（,Post-Layout Timing Analysis,）,35,数字,ASIC,设计流程中采用的典型,EDA,工具,常用的,EDA,工具提供商,Cadence,Synopsys,Mentor Graphics,36,RTL,编码设计,（,1,）,RTL,（寄存器传输级）设计,用硬件描述语言,HDL,（,Verilog,、,VHDL,）来描述,硬件描述语言（,Hardware Description Language,）,HDL,描述硬件电路，抽象地表示电路的,结构,和,行为,（怎样组成，完成什么功能）,原理图设计输入法虽然直观，但设计效率不高,HDL,是文本，可读性好，便于交流、维护和移植,当前主流的,HDL,Verilog,HDL,VHDL,（,VHSIC HDL,）,VHSIC,：,Very High Speed Integrated Circuit,37,RTL,编码设计,（,2,）,HDL,描述的两种方式,结构描述：若干部件用信号线互连形成一个实体,行为描述：反映信号的变化、组合和传播行为，特点是信号的延迟和并行性,HDL,的特点,层次化：可在不同设计层次进行描述，并可以多层次混合描述,结构化：可描述实体结构,抽象性：可进行行为描述,既可被仿真验证，又可被综合（生成电路网表）,HDL,的作用,具有,与具体硬件电路无关,和,与,EDA,工具平台无关,的特性，简化了设计,支持从系统级到门和器件级的电路描述，并具有在不同设计层次上的仿真,/,验证机制,可作为综合工具的输入，支持电路描述由高层向低层的转换,38,RTL,功能仿真,检验,RTL,级的,HDL,设计是否实现了,Spec.,需要的功能,仿真：先对设计进行一系列的激励（输入），然后有选择的观察响应（输出）,激励与控制,：设置输入端口，输入激励向量，同,响应和分析,：及时监控输出响应信号变化，判断是否正确、合法,常用的仿真,EDA,工具,：,VCS(Synopsys),Modelsim(Mentor,),NC(Cadence,）,39,逻辑综合,逻辑综合：将描述电路,的,RTL,级,HDL,转换到门级电路网表,netlist,的过程,根据该电路,性能,的要求（限制），在一个由制造商提供的包含众多结构、功能、性能均已知的逻辑元件的,单元库,的支持下，寻找出一个门级逻辑网络结构的,最佳,实现方案，形成门级电路网表,netlist,综合,EDA,工具主要包括三个阶段：转换,(Translation),、,优化,(Optimization),与映射,(Mapping),转换阶段：,将,RTL,用门级逻辑来实现，构成初始的未优化电路。,优化与映射：,对已有的初始电路进行分析，去掉电路中的冗余单元，并对不满足限制条件的路径进行优化，然后将优化之后的电路映射到由制造商提供的工艺库上,常用的验证,EDA,工具：,Design Compiler,（,Synopsys),40,时序分析,对于,VLSI,，时序分析一般采用静态时序分析,STA,（,Static Timing Analysis,），以验证门级逻辑网络结构,netlist,的时序是否正确,STA,工具的基本思想,:,在,netlist,中找到关键路径,关键路径,是,netlist,中信号传播时延的最长路径，决定了芯片的最高工作频率,STA,工具可以分为三个基本步骤,:,第一步是将,netlist,看成一个拓扑图,第二步是时延计算,连线时延,(net delay),单元时延,(cell delay),第三步是找到关键路径并计算时延，进行判断,常用的时序验证,EDA,工具,:,PrimeTime,（,Synopsys),41,时序图的转化,单元时延,连线时延,STA,原理图,42,布局布线,布局布线,:,将门级电路网表（,netlist,）,实现成版图,(,layout),常用,的,EDA,工具：,Encounter,（,Cadence,）,、,Astro,(,Synopsys,),43,版图验证,版图验证包括,DRC,和,LVS,DRC,（,Design Rule Check,）：,保证版图的可制造性,保证版图满足芯片制造厂的版图设计规则（,Design Rule,）,LVS,（,Layout Versus Schematic,）：,证明版图与门级电路网表,netlist,的一致性,常用的,DRC/LVS EDA,工具,Mentor,的,Calibre,Synopsys,的,Hercules,44,版图后仿真,版图后仿真保证版图是否满足时序的要求,版图后仿真之前首先要进行参数提取,参数提取：提取版图的连线时延信息（,RC Extract,）,版图后仿真,STA,常用的参数提取,EDA,工具,Synopsys,的,StarRCXT,常用的版图后仿真,STA EDA,工具,Synopsys,的,PrimeTime,45,FPGA/CPLD,设计流程,设计输入,功能仿真,逻辑综合,位流文件,适配,配置器件,时序仿真,RTL HDL,EDIF or XNF,netlist,file,ModelSim,HDL,、,图形、混合输入,Synplify,ModelSim,SDF,46,设计输入,图形输入,HDL,输入,混合输入,47,仿真、综合与适配,功能仿真：,HDL,设计是否实现,Spec.,功能要求。采用的,EDA,工具：,Modelsim,（,Mentor,）,逻辑综合：,HDL,转化为,FPGA,门级网表。采用的,EDA,工具：,Synplify,（,Synplicity,）、,Precision,（,Mentor,）,时序仿真,不同于前面提到的静态时序仿真,STA,，,是动态时序仿真,采用的工具：,Modelsim,适配：也称结构综合或,FPGA,布局布线，是将由综合产生的网表文件配置于指定的目标器件,(FPGA/CPLD),中，产生最终的下载文件，,如,JEDEC,、,Jam,格式的文件,48,FPGA/CPLD,器件及其开发工具,FPGA/CPLD,器件提供商,Altera,Xilinx,FPGA/CPLD,开发的,EDA,工具一般由器件生产厂家提供，但器件厂家只开发集成开发环境,IDE,和与器件密切相关的适配工具，功能仿真和综合工具实际是由第三方,EDA,软件开发商公司提供,Altera,Quartus,II,（,前身为,Maxplus,II,）,Xilinx,ISE,49,模拟,IC,设计流程,50,模拟,IC,设计流程,模拟,IC,设计流程是,全定制设计流程,电路图编辑,常用的工具：,Cadence Virtuoso,Schamatic,Composer,电路仿真（电路模拟）：俗称,SPICE,仿真,常用的工具：,Synopsys HSPICE,，,Cadence,Spectre,版图编辑,常用的工具：,Cadence Virtuoso Layout Editor,（,LE,）,版图验证与后仿真,DRC/LVS,：,DRC,保证版图满足芯片制造厂的设计规则,/LVS,证明版图与网表的一致性，常用的,DRC/LVS EDA,工具：,Mentor,Calibre,Synopsys Hercules,参数提取：提取版图的连线时延信息（,RC Extract,），常用的参数提取,EDA,工具,Synopsys,StarRCXT,版图后仿真：,SPICE,51,典型设计流程及,EDA,工具,52,MPW,：对设计、制造和封测的作用,53,MPW,对设计、制造和封测的作用,为什么要需要,MPW,样片？,在设计阶段只是采用软件仿真的方式对芯片进行验证，通过,MPW,可取得的样片，进行真实硬件环境下的：,芯片功能和性能（,设计,）的测试验证和评价,将芯片放在实际的整机系统中，用各种测试仪器设备，看系统是否正常工作,芯片,制造,工艺的验证和评价：确定量产芯片的制造厂商,芯片量产,测试,方案的调试和基本确定：确定,ATE,及测试方案,54,设计与制造、封测之间的,MPW,环节,55,MPW,怎么搞？,MPW,叫做多项目晶圆流片：廉价,Multi-Project Wafer,A,单位的流片项目,B,单位的流片项目,D,单位的流片项目,C,单位的流片项目,对,MPW,出来的晶圆要进行切割和封装，才能得到样片,56,Summary,IC,设计、制造、封装、测试,IC,设计,IC,分类,IC,设计与,EDA,工具,IC,设计中需要考虑的因素,数字,IC,设计流程,数字,ASIC,设计流程,FPGA/CPLD,设计流程,模拟,IC,设计流程,MPW,对设计、制造和封测的作用,57,