数字电子技术实验指导书答案市公开课一等奖省赛课微课金奖课件.pptx

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,燕山大学电子实验中心,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,数字电子技术试验,试验一 基本逻辑门电路试验,第1页,燕山大学电子试验中心,一、基本逻辑门电路性能（参数）测试,（一）试验目标,.,掌握,TTL,与非门、与或非门和异或门输入与输出之间逻辑关系。,.,熟悉,TTL,中、小规模集成电路外型、管脚和使用方法。,（,二）试验所用器件,.,二输入四与非门,74LS00 1,片,.,二输入四或非门,74LS02 1,片,.,二输入四异或门,74LS86 1,片,（三）试验内容,测试二输入四与非门,74LS00,一个与非门输入和输出之间逻辑关系。,测试二输入四或非门,74LS02,一个或非门输入和输出之间逻辑关系。,测试二输入四异或门,74LS86,一个异或门输入和输出之间逻辑关系。,1.,将器件引脚与试验台,“,地（,GND,）,”,连接,，,（四）试验提醒,1.,将器件引脚与试验台,“,地（,GND,）,”,连接，将器件引脚与试验台十,5,连接。,2.,用试验台电平开关输出作为被测器件输入。拨动开关，则改变器件输入电平。,3.,将被测器件输出引脚与试验台上电平指示灯,(LED),连接。指示灯亮表示输出低电平（逻辑为），指示灯灭表示输出高电平（逻辑为,1,）。,第2页,燕山大学电子试验中心,（五）试验接线图及试验结果,74LS00,中包含个二输入与非门，,7402,中包含个二输入或非门，,7486,中包含个二输入异或门，它们引脚分配图见附录。下面各画出测试,7400,第一个逻辑门逻辑关系接线图及测试结果。测试其它逻辑门时接线图与之类似。测试时各器件引脚接地，引脚接十。图中,1,、,2,接电平开关输出端，,LED0,是电平指示灯。,第3页,燕山大学电子试验中心,1,、测试,74LS00,逻辑关系接线图及测试结果,第4页,燕山大学电子试验中心,2,、测试,74LS02,逻辑关系接线图及测试结果,第5页,燕山大学电子试验中心,3,、测试,74LS86,逻辑关系接线图及测试结果,第6页,燕山大学电子试验中心,二、,TTL,、,HC,和,HCT,器件电压传输特征,(,一,),、试验目标,.,掌握,TTL,、,HCT,和,HC,器件传输特征。,.,掌握万用表使用方法。,(,二,),、试验所用器件,.,六反相器片,.,六反相器片,.,六反相器片,（三）、试验内容,.,测试,TTL,器件一个非门传输特征。,.,测试,HC,器件一个非门传输特征。,.,测试,HCT,器件一个非门传输特征。,（四）、试验提醒,.,注意被测器件引脚和引脚分别接地和十,5,。,.,将试验台上,.,电位器,RTL,电压输出端连接到被测非门输入端，,RTL,输出端电压作为被测非门输入电压。旋转电位器改变非门输入电压值。,.,按步长,0.2,调整非门输入电压。首先用万用表监视非门输入电压，调好输入电压后，用万用表测量非门输出电压，并统计下来。,第7页,燕山大学电子试验中心,二、,TTL,、,HC,和,HCT,器件电压传输特征,（五）、试验接线图及试验结果,.,试验接线图因为,74LS04,、,74HC04,和,74HCT04,逻辑功效相同，所以三个试验接线图是一样。下面以第一个逻辑门为例，画出试验接线图（电压表表示电压测试点）如右图,第8页,燕山大学电子试验中心,二、,TTL,、,HC,和,HCT,器件电压传输特征,输入,Vi(V),输出,Vo,74LS04,74HC04,74HCT04,0.0,0.2,1.2,1.4,4.8,5.0,.,输出无负载时,74LS04,、,74HC04,、,74HCT04,电压传输特征测试数据,第9页,燕山大学电子试验中心,二、,TTL,、,HC,和,HCT,器件电压传输特征,.,输出无负载时,74LS04,、,74HC04,和,74HCT04,电压传输特征曲线。,第10页,燕山大学电子试验中心,.,比较三条电压传输特征曲线特点。,尽管只对三个芯片在输出无负载情况下进行了电压传输特征测试，不过从图,.,、图,.,和图,.4,所表示三条电压传输特征曲线仍能够得出以下观点,:,（,1,）,74LS,芯片最大输入低电平,V,低于,74HC,芯片最大输入低电平,V,，,74LS,芯片最小输入高电平低于,74HC,芯片最小输出高电平。,（）,74LS,芯片最大输入低电平、最小输入高电平与,74HCT,芯片最大输入低电平,、最小输出高电平相同。,（）,74LS,芯片最大输出低电平高于,74HC,芯片和,74HCT,芯片最大输出低电平。,74LS,芯片最小输出高电平低于,74HC,芯片和,74HCT,芯片最小输出高电平。,（）,74HC,芯片最大输出低电平、最小输出高电平 与,74HCT,芯片最大输出低电平、最小输出高电平相同。,二、,TTL,、,HC,和,HCT,器件电压传输特征,第11页,燕山大学电子试验中心,5,在不考虑输出负载能力情况下，从上述观点能够得出下面推论,（）,74H CT,芯片和,74HC,芯片输出能够作为,74LS,芯片输入使用。,（）,74LS,芯片输出能够作为,74HCT,芯片输入使用。,实际上，在考虑输出负载能力情况下，上述推论也是正确。应该指出，即使在教科书中和各种器件资料中，,74LS,芯片输出作为,74HC,芯片输入使用时，推荐方法是在,74LS,芯片输出和十,5,电源之间接一个几千欧上拉电阻，不过因为对,74LS,芯片而言，一个,74HC,输入只是一个很小负载，,74LS,芯片输出高电平普通在,.5V,4.5V,之间，所以在大多数应用中，,74LS,芯片输出也能够直接作为,74HC,芯片输入。,二、,TTL,、,HC,和,HCT,器件电压传输特征,第12页,燕山大学电子试验中心,三、逻辑门控制电路,1.,用与非门和异或门安装如图所表示电路。检验它真值表，说明其功效。,第13页,燕山大学电子试验中心,三、逻辑门控制电路,2,、用个三输入端与非门,IC,芯片,74LS10,安装如图所表示电路,从试验台上时钟脉冲输出端口选择两个不一样频率（约,7khz,和,14khz,）脉冲信号分别加到,0,和,1,端。对应 和 端数字信号全部可能组合，观察并画出输出端波形，并由此得出和（及,/,）功效。,第14页,燕山大学电子试验中心,试验二 组合逻辑电路部件试验,试验目标：,掌握逻辑电路设计基本方法,掌握,EDA,工具,MAX-PlusII,原理图输入方法,掌握,MAX-PlusII,逻辑电路编译、波形仿真方法,第15页,燕山大学电子试验中心,组合逻辑电路部件试验,试验内容,利用,EDA,工具,MAX-PlusII,原理图输入法，分别输入,74138,、,7483,图元符号；建立,74138,、,7483,仿真波形文件，并进行波形仿真，统计波形；分析,74138,、,7483,逻辑关系。,1),3-8,译码器,74138,波形仿真,2),4,位二进制加法器,7483,波形仿真,位二进制加法器集成电路,74LS83,中，和 是两个位二进制数输入端，,Cout,，,S3,S2,S1,S0,是位输出端。,Cin,是进位输入端，而,Cout,是进位输出端。,（一）逻辑单元电路波形仿真,第16页,燕山大学电子试验中心,（二）简单逻辑电路设计,依据题目要求，利用,EDA,工具,MAX-PlusII,原理图输入法，输入设计电路图；建立对应仿真波形文件，并进行波形仿真，统计波形和输入与输出时延差；分析设计电路正确性,。,组合逻辑电路部件试验,试验内容,第17页,燕山大学电子试验中心,1.,设计一个,2-4,译码器,E,为允许使能输入线，,A1,、,A2,为译码器输入，,Q0,、,Q1,、,Q2,、,Q3,分别为输出，,为任意状态。,输入,输出,E,A1,A2,Q0,Q1,Q2,Q3,1,1,1,1,1,0,0,0,0,1,1,1,0,1,1,0,1,1,1,0,1,1,0,1,1,1,1,1,1,0,2-4,译码器功效表以下,第18页,燕山大学电子试验中心,2.,设计并实现一个,4,位二进制全加器,（,1,）二进制全加器原理,一个位二进制加法运算数字电路是由一个半加器和（,1,）个全加器组成。它把两个位二进制数作为输入信号。产生一个（,1,）位二进制数作它和。如图所表示。,第19页,燕山大学电子试验中心,用全加器组成位二进制加法器,图中和是用来相加两,n,位输入信号，,n-1,，,n-1,，,n-2,，,2,1,0,是它们和。在该电路中对,0,和,0,相加是用一个半加器，对其它位都用全加器。假如需要串接这些电路以增加相加位数，那么它第一级也必须是一个全加器。,第20页,燕山大学电子试验中心,（,2,）设计步骤,设计,1,位二进制全加器，逻辑表示式以下：,S,n,=A,n,B,n,C,n-1,C,n,=A,n,B,n,C,n-1,(A,n,B,n,),A,n,是被加数，,B,n,是加数，,S,n,是和数，,Cn,是向高位进位，,C,n-1,是低位进位。,利用,1,位二进制全加器组成一个,4,位二进制全加器,第21页,燕山大学电子试验中心,3.,交叉口通行灯逻辑问题实现,图表示一条主干公路（东一面）与一条二级道路交叉点。车辆探测器沿着,A,、,B,、,C,和,D,线放置。当没有发觉车辆时，这些敏感组件输出为低电平,0,”,。当发觉有车辆时，输出为高电平,“,1,”,。交叉口通行灯依据以下逻辑关系控制,:,第22页,燕山大学电子试验中心,交叉口通行灯逻辑问题实现,（,a,）东一西灯任何时候都是绿条件,（,1,）,C,和,D,线均被占用；,（,2,）没有发觉车辆；,（,3,）当,A,、,B,线没同占用时，,C,或,D,任一条线被占用；,（,b,）南一北灯任问时候都是绿条件,（,1,）,A,和,B,线均被占用，而,C,和,D,线均未占用或只占用 一条线；,（,2,）当,C,和,D,均未被占用时，,A,或,B,任一条线被占用。,第23页,燕山大学电子试验中心,交叉口通行灯逻辑问题实现,电路应有两个输出端，南北（,SN,）和东西（,EW,），输出高电平对应绿灯亮，输出低电平对应红灯亮。,用敏感组件输出作为逻辑电路输入信号，对所给逻辑状态建立一个真值表，化简后得最简逻辑表示式，用与非门实现该电路、并用波形仿真设计电路功效，分析其正确性之。,第24页,燕山大学电子试验中心,4.,设计一个,7,位奇,/,偶校验器,奇,/,偶校验代码是在计算机中惯用一个可靠性代码。它由信息码和一位附加位,奇,/,偶校验位组成。这位校验位取值,(0,或,1),将使整个代码串中,1,个数为奇数（奇校验代码）或为偶数（偶校验代码）。,第25页,燕山大学电子试验中心,(1),奇,/,偶校验位发生器,(A),奇,/,偶校验位发生器就是依据输入信息码产生对应校验位。如图是,4,位信息码奇校验位发生器电路。可推知,:,当,B3B4B2B1,中,1,个数为偶数时此奇校验位发生器输出校验位,P,为,1,，反之为,0,。,代码分别为,a0,、,a1,、,a2,、,a3,、,a4,、,a5,、,a6;,奇校验位为,P,，偶校验位为,E,。逻辑表示式以下：,/P=a0a1a2a3a4a5a6,E=P,。,(B),设计一个,7,位二进制奇,/,偶校验位发生器,第26页,燕山大学电子试验中心,（,2,）奇,/,偶校验代码校验器,(A),奇,/,偶校验器用于检验奇,(,偶,),校验代码在传送和存放中有否出现差错，它含有发觉全部奇数个位数错能力。,(B),设计一个,8,位二进制奇校验器,代码分别为,a0,、,a1,、,a2,、,a3,、,a4,、,a5,、,a6,、,/p,奇校验器。逻辑表示式以下：,S=a0a1a2a3a4a5a6P,显然，当校验器输入代码,a0a1a2a3a4a5a6 /p,中,1,个数为奇数时，校验器输出,S,为,1,、反之,S,为,0,。,第27页,燕山大学电子试验中心,5.,设计一个四选一（数据选择器）电路,数据选择器又称输入多路选择器、多路开关。它功效是在选择信号控制下，从若干路输入数据中选择某一路输入数据作为输出。,第28页,燕山大学电子试验中心,E,是选通使能端，,A1,、,A0,分别是选择信号端，,D0,、,D1,、,D2,、,D3,分别是四路数据，,F,是输出端,。,选通,选择信号,四路数据,输出,E,A1,A0,D,F,1,0,0,0,0,D0,D3,D0,0,0,1,D0,D3,D1,0,1,0,D0,D3,D2,0,1,1,D0,D3,D3,一个四选一数据选择器功效表,第29页,燕山大学电子试验中心,6.,设计一个,1:4,数据分配器,数据分配器功效是在选通（,G,）和选择信号,(C,n,),线控制下将一路输入数据（,D,）分别分配给对应输出端（,Y,n,）。,第30页,燕山大学电子试验中心,G,是选通使能端，,S1,、,S0,分别是选择端，,D,是一路输入数据，,Y0,、,Y1,、,Y2,、,Y3,分别是选择输出。,输入,输出,G,S1,S0,D,Y0,Y1,Y2,Y3,1,1,1,1,1,0,0,0,D,D,1,1,1,0,0,1,D,1,D,1,1,0,1,0,D,1,1,D,1,0,1,1,D,1,1,1,D,1,:,4,数据分配器功效表,第31页,燕山大学电子试验中心,7.,设计并实现,2,位二进制数字比较器,功效描述：,比较,A1A0,和,B1B0,两个,2,位二进制数：,En,使能端，,En=1,有效。,当,A,1,A,0,B,1,B,0,时，电路输出端,E=1,，其它情况时,E=0,；,当,A,1,A,0,B,1,B,0,时，电路输出端,L=1,其它情况时,L=0,；,当,A,1,A,0,B,1,B,0,时，电路输出端,S=1,其它情况时,S=0,；,对设计电路进行波形仿真,统计结果。,第32页,燕山大学电子试验中心,试验三 时序电路设计,第33页,燕山大学电子试验中心,（一）触发器试验,试验目标,1,掌握,RS,触发器、,D,触发器、,JK,触发器工作原理。,2,学会正确使用,RS,触发器、,D,触发器、,JK,触发器。,第34页,燕山大学电子试验中心,试验内容,1.,用,74LS00,组成一个,RS,触发器。给出,R,、,S,波形序列，进行波形仿真，说明,RS,触发器功效。,2.D,触发器,DFF,（或双,D,触发器,74LS74,中一个,D,触发器）功效测试。,D,触发器输入端口,CLR,是复位或清零，,PRN,是（置位）；给定,D,（数据）、,CLK,（时钟）波形序列，进行波形仿真，统计输入与输出,Q,波形。说明,D,触发器是电平触发还是上升沿触发，分析原因。,3.JK,触发器,JKFF,（或双,JK,触发器,74LS73,、,74LS76,中一个,JK,触发器）功效测试与分析。,JK,触发器输入端口,CLR,是复位端，,PRN,是置位端，,CLKS,是时钟。给出,CK,，,J,，,K,波形，仿真,JK,触发器功效，说明,JK,触发器,CLK,何时有效。,D,触发器,74LS74,是上升沿触发，,JK,触发器,74LS73,是下降沿触发,第35页,燕山大学电子试验中心,（二）简单时序电路设计试验,试验目标,学习利用,EDA,工具设计简单时序电路。,掌握简单时序电路分析、设计、波形仿真、器件编程及测试方法,第36页,燕山大学电子试验中心,试验内容,1.,用,D,触发器,DFF,（或,74LS74,）组成,4,位二进制计数器（分频器）,(1),输入所设计,4,位二进制计数器电路并编译。,(2),建立波形文件，对所设计电路进行波形仿真。并统计,Q0,、,Q1,、,Q2,、,Q3,状态。,(3),对所设计电路进行器件编程。将,CLK,引脚连接到试验系统单脉冲输出插孔，,4,位二进制计数器输出端,Q0,、,Q1,、,Q2,、,Q3,连接到,LED,显示灯，,CLR,、,PRN,端分别连接到试验系统两个开关输出插孔。,(4),由时钟,CLK,输入单脉冲，统计输入脉冲数，同时观察,Q0,、,Q1,、,Q2,、,Q3,对应,LED,显示灯改变情况。,第37页,燕山大学电子试验中心,2,异步计数器,异步计数器是指输入时钟信号只作用于计数单元中最低位触发器，各触发器之间相互串行，由低一位触发器输出逐一向高一位触发器传递，进位信号而使得触发器逐层翻转，所以前级状态改变是下级改变条件，只有低位触发器翻转后才能产生进位信号使高位触发器翻转。,第38页,燕山大学电子试验中心,1,）计数器单元电路仿真,a),用,74LS93,组成一个,2,位十六进制计数器，并进行波形仿真，,74LS93,图示以下。,第39页,燕山大学电子试验中心,b),用,74LS90,组成一个,2,位,BCD,码计数器，并进行波形仿真。,74LS90,图示以下,第40页,燕山大学电子试验中心,2,）设计异步十进制计数器,a),用,JK,触发器,JKFF,（或双,JK,触发器,74LS73,、,7476,）组成,1,位十进制计数器（或,BCD,计数器）,第41页,燕山大学电子试验中心,JK,触发器,b),对所设计计数器，建立对应波形文件，进行波形仿真。并统计计数值,Q,0,、,Q,1,、,Q,2,、,Q,3,状态。,c),对设计计数器进行器件编程、连线，由时钟端,CLK,输入单脉冲，测试并统计,Q,0,、,Q,1,、,Q,2,、,Q,3,状态改变，验证设计电路正确性。,第42页,燕山大学电子试验中心,3.,移位存放器,移位存放器一个能存放二进制代码，并能在时钟控制下对代码进行右移或左移同时时序电路。计算机执行四则运算和逻辑移位等指令少不了移位存放器，另外，移位存放器还可用于计算机串行传输口串并行信息转换电路。,第43页,燕山大学电子试验中心,1),集成移位存放器波形仿真,74LS95,是,4,位并,/,串输入，并行输出，双向移位移位存放器。,第44页,燕山大学电子试验中心,移位存放器,用,JK,触发器设计一个,4,位串行输入，并行输出右移存放器。,针对所设计电路建立对应波形仿真文件，进行波形仿真，器件编程，验证所设计电路正确性。,用,JK,触发器设计,4,位并行输入，串行输出右移存放器。,对所设计,4,位右移存放器建立对应波形仿真文件，进行波形仿真。,第45页,燕山大学电子试验中心,4.,自循环存放器,（,1,）用,D,触发器,DFF,（或,74LS74,）组成一个四位自循环存放器。,方法是第一级,Q,端接第二级,D,端，依次类推，最终第四级,Q,端接第一级,D,端。四个,D,触发器,CLK,端连接在一起，然后接单脉冲时钟。,（,2,）对设计电路建立对应波形仿真文件，进行波形仿真。,将触发器,Q0,置,1,（即,PRN0,输入一个负脉冲），,Q1,、,Q2,、,Q3,清,0,（即,CLR1,、,CLR2,、,CLR3,输入一个负脉冲）。,（,3,）进行器件编程（定义自循环存放器输入,/,输出引脚号）。,（,4,）连线验证所设计电路正确性,预置初始状态（与波形仿真相同），自循环存放器,PRNi,和,CLRi,端连接到开关电平输出插空，输入端,CLK,引脚连接到试验系统单脉冲输出插孔，输出端,Q0,、,Q1,、,Q2,、,Q3,连接到,LED,显示灯。由时钟,CLK,输入端输入单脉冲，观察并统计,Q0,、,Q1,、,Q2,、,Q3,状态改变。,第46页,燕山大学电子试验中心,5,同时计数器,所谓同时计数器是指计数器中各触发器统一使用同一输入输入时钟脉冲（计数脉冲）信号，在同一时刻全部触发器同时翻转并产生进位信号。,第47页,燕山大学电子试验中心,(1),用,74LS191,组成一个,2,位十六进制计数器，并进行波形仿真。,第48页,燕山大学电子试验中心,(2),用,74LS160,组成一个,2,位,BCD,码计数器，并进行波形仿真。,第49页,燕山大学电子试验中心,试验四 基于,VHDL,基本逻辑电路设计,试验目标：,学会使用,VHDL,语言设计数字单元电路方法。,掌握用,VHDL,语言设计数字单元电路调试，波形仿真方法。,第50页,燕山大学电子试验中心,（一）基于,VHDL,组合逻辑电路设计,用,VHDL,语言编写实现以下器件功效程序并进行编译、波形仿真。,1.,二输入与非门,2.,三态门电路与总线缓冲器,3.BCD-7,段,LED,译码器,4.,设计一个,1:4,数据分配器,（功效说明见试验二,.(,二,).6,）,5.,设计一个四位全加器（功效说明见试验二,.(,二,).2,）,6.,设计一个,7,位奇偶校验电路（功效说明见试验二,.(,二,).4,）,7.,数字比较器，设计,4,位二进制数字比较器,第51页,燕山大学电子试验中心,（二）基于,VHDL,时序电路设计,用,VHDL,语言编写实现以下器件功效程序并进行编译、波形仿真与器件编程，并测试其功效。,（,1,）触发器和锁存器：设计一个,D,触发器,（,2,）计数器，设计一位十进制计数器（,BCD,码计数器）,注：,VHDL,程序范例见附件,1,“,六进制计数器,”,第52页,燕山大学电子试验中心,（二）时序电路设计,（,3,）,4,位移位存放器设计,a.4,位右移存放器功效要求，四位数据并行一次输入，串行右移依次输出，高位填充“,0”,。,b.4,位左移存放器,2,功效要求，四位数据串行左移依次输入，并行一次输出。,第53页,燕山大学电子试验中心,VHDL,语言设计范例,第54页,燕山大学电子试验中心,试验五数字系统设计综合试验,（一）设计一个十进制脉冲计数装置,1,电路元器件：,第55页,燕山大学电子试验中心,(,一,),设计一个十进制脉冲计数装置,2,试验步骤,（,1,）自行设计,BCD-7,段,LED,译码器、十进制计数器；,（,2,）对所设计电路进行仿真、综合、编程下载；,（,3,）将所设计元器件进行连接，组成十进制计数器显示装置。,第56页,燕山大学电子试验中心,3,试验说明,试验系统数码管显示模块：设计了,6,个共阴七段数码管以下列图，数码管段选线,LED_PORT,（,A,、,B,、,C,、,D,、,E,、,F,、,G,、,DP,）高电平有效，数码管位选线,LED_CS,（,LED1,、,LED2,、,LED3,、,LED4,、,LED5,、,LED6,）高电平有效。,第57页,燕山大学电子试验中心,（二）设计一个,1,位,BCD,加法器并显示计算结果装置,1,元器件：,BCD-7,段,LED,译码器，,7,段共阴数码显示器，进位指示灯（亮表示有进位，灭表示无进位），,BCD,码加法器，,电平开关（,4bit2,）,。,2,试验要求,该装置输入两路,BCD,数据（被加数与加数）后，再输入一个开启运算脉冲，加法器完成加法运算并将运算结果显示出来（,7,段,LED,显示和数，,LED,指示灯显示进位,若输入数据不是,BCD,数，应显示错误符,E,）。,第58页,燕山大学电子试验中心,（,三）设计一个检测,10bits,代码中,“,1,”,个数并显示检测结果装置,要求：,设计检测,10,位二进制代码中,“,1,”,个数检测器，检测结果经,BCD-7,段译码器，在数码管显示检测结果。利用试验系统资源，对设计电路进行组装和功效检测。,第59页,燕山大学电子试验中心,（,四）设计一个,10,秒定时器并显示及时数装置,任务与要求：,设计一个四兆分频器，十进制计数器，,BCD-7,段译码器，利用试验系统资源，对设计电路进行组装和功效检测。,定时器要求有开启定时器工作按钮。,第60页,燕山大学电子试验中心,（五）设计,1,秒移动一位,10bit,循环跑马灯装置,任务与要求：设计一个,1,秒移动一位,10,位循环移位存放器，并用,LED,指示灯观察移动效果。利用试验系统资源，对设计电路进行组装和功效检测。,第61页,燕山大学电子试验中心,（六）数字钟设计,任务与要求：充分利用,CPLD,试验系统提供硬件资源，用,VHDL,语言（或,VHDL,语言与组合逻辑图像结合）设计一个分（两位）、秒（两位）计时器。,第62页,燕山大学电子试验中心,Maxplus2,使用整体流程,原理图设计（或,VHDL,）,编译,波形仿真,器件选择,编译,管脚分配,编译,下载,第63页,燕山大学电子试验中心,谢 谢 收 看,第64页,