位同步信号提取实验---修改.doc

位同步信号提取
一 、实验目的：
1．掌握琐相环的工作原理
2．掌握用锁相环提取位同步信号的原理
3．了解THEXT-1现代通信原理与技术实验箱的基本结构。
二 、实验仪器
1．PC机
2．20MHz以上的双踪示波器
3．Byte Blaster下载缆线
4．数字万用表
5． THEXT-1现代通信原理与技术实验箱
三、实验原理
1．位同步
位同步也称为位定时恢复或码元同步。在任何形式的数字通信系统中，位同步都是必不可少的，无论数字基带传输系统还是数字频带传输系统，无论相干解调还是非相干解调，都必须完成位同步信号的提取，即从接收信号中设法恢复出与发送端频率相同的码元时钟信号，保证解调时在最佳时刻进行抽样判决，以消除噪声干扰所导致的解调接收信号的失真，使接收端能以较低的错误概率恢复出被传输的数字信息。因此，位同步信号的稳定性直接影响到整个数字通信系统的工作性能。如果位同步脉冲发生了严重的抖动或缺位，则使数字通信产生误码；严重时会使通信中断。影响位同步恢复的主要原因是：①输入位同步信号的质量；② 信号中的长连0。
2．位同步信号提取的方法之一：锁相环法
在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若二者不一致(超前或滞后)，鉴相器就产生误差信号去调整为同步信号的相位，直到获得准确的位同步信号为止。
我们把采用锁相环来提取位同步信号的方法称为锁相环法。锁相环法分为数字锁相环和模拟锁相环。模拟锁相环原理方框图如1所示 ：

NRZ信号
除2电路
除2电路
CP/2
同步时钟输出
CP
非线性变换
换换
VCO
环路滤波器
鉴相器
输入

图1 模拟锁相环位同步提取实验原理框图
模拟锁相环提取同步信号适用于各种信码率的数字通信电路，在以往的数字通信中起到重要作用。在提取电路中模拟锁相环起相位跟踪作用，这里的锁相环可视为窄带跟踪滤波器。模拟锁相环作为同步提取的优点是可以通过改变环路滤波器的参数来达到同步保持时间和同步建立时间等主要技术指标。这种为同步提取方法的最大缺点是电路调试较难。
锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器(PC)、压控振荡器(VCO)、低通滤波器三部分组成，如图2所示：

图2 锁相环基本组成框图
四、实验内容及步骤
1．实验电路说明：在CPLD芯片EPM7128SLC84—15中已经集成有NRZ编码和VCO输出至PD间的4分频电路。
2．连接硬件电路
（1）将U1的50脚、51脚、52脚与U61连接。
（2）波形下载完成后接通U61的电源（SW61的1-2），连接SW64的2-4、SW65的1-3和2-4、SW63的1-2，调节C66，用双踪示波器在U1的TP56（28脚，CLKOUT信号）和J61（提取的位同步信号），对比波形并记录结果。
3．观测U1的57脚（NRZ信号）和50脚（非线性变换后输出SOUT信号），与仿真波形（如图3所示）对比较。

图3 NRZ和SOUT仿真波形图
五、实验结果及分析：
1、实验结果：
1） NRZ编码波形
2） 非线性变换波形
3） 对比位同步信号（TP56）和VCO输出波形（J61）
（注意作图的起止时刻，在一个时间轴上作图。）
（2）实验结果分析：
硬件测试过程：此过程主要是用示波器对两个管脚输出信号的测试，并将其对比。U1的TP56（28脚，CLKOUT信号）和J61（提取的位同步信号），因为在NRZ模块中83管脚引入的是16.481MHZ的时钟信号，其首先经过一个16分频器，即输出为U1的TP56的信号其大约为1MHZ左右，而测的结果为1.0572MHZ符合要求。而图13为J61中的VCO输出波形图，他是经过一个D触发器和一个四级序列发生器后的输出，因为D触发器是上升沿有效的，U1的TP56作为他的时钟脉冲，所以其输出信号的频率为U1的TP56一半约为528.36KHZ。而TP57的输出是TP56经过锁相环后的输出，其中含有一个4分频器，所以其输出为281.92KHZ。符合实验要求。
六、 思考题
在用锁相环提取位同步信号时,是什么引起位同步信号与接收码元相位不一致的？答：电路时延。PLL在锁定时，有一稳态相差。
附录
一、锁相环电路原理图

图1锁相环电路原理图
二、锁相环芯片用CD4046内部结构图

图2锁相环芯片用CD4046内部结构图
CD4046工作原理如下：输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号 Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9 脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。
三、CD4046引脚功能
CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：
1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端，用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器Ⅱ的输出端。
14脚信号输入端。
15脚内部独立的齐纳稳压管负极。

图 3 CD4046芯片

5